KR20030002238A - 감광막 스페이서를 이용한 듀얼 다마신 패턴 형성방법 - Google Patents
감광막 스페이서를 이용한 듀얼 다마신 패턴 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 공정중 듀얼 다마신 패턴 형성방법에 관한 것으로, 특히 감광막 스페이서를 이용하여 듀얼 다마신 패턴을 형성하는 방법에 관한 것으로, 반도체 기판 상에 제1 층간 절연막, 제2 층간 절연막, 제1 감광막의 적층구조를 형성하는 단계, 상기 제1 감광막에 노광을 통해 패턴을 형성하는 단계, 상기 감광막 패턴에 따라 상기 제2 층간 절연막을 수직으로 식각하는 단계, 상기 반도체 기판의 전면에 제2 감광막을 형성하는 단계, 상기 제1 층간 절연막의 상부에 상기 제2 층간 절연막과 상기 제1 감광막의 측벽에 스페이서 형태로 상기 제2 감광막의 일부가 남도록 상기 제2 감광막을 식각하는 단계, 상기 반도체 기판이 노출되도록 노출된 상기 제1 층간 절연막을 상기 제2 감광막 스페이서를 마스크로 하여 식각하는 단계, 및 상기 제2 감광막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 공정중 듀얼 다마신 패턴 형성방법에 관한 것으로, 보다 상세하게는 감광막 스페이서를 이용하여 듀얼 다마신 패턴을 형성하는 방법에 관한 것이다.
디자인 룰이 0.13㎛ 이하로 미세화 됨에 따라, 알루미늄의 백엔드 공정에서 비아 홀 패턴과 금속 배선 패턴 형성이 어려워지고 있다. 알루미늄은 비저항이 2.7mu OMEGA cm로서 현존하는 금속중에서 4번째로 낮은 비저항과 우수한 전기전도도를 가지는 특성을 가지고 있지만, 질량이동(mass transport)로 인한 빈공간(void)과 언덕(hillock)을 형성하는 일렉트로마이그레이션 (EM,electromigration)에 대한 저항성이 열악하다는 단점이 있다. 그에 따라 차세대 배선재료로서 구리가 고려되는데, 구리는 비저항이 1.7mu OMEGA cm 이며 알루미늄에 비해 일렉트로마이그레이션에 대한 저항성이 우수하다.
구리를 이용하여 반도체 집적회로소자의 금속 배선을 형성하기 위하여 듀얼 다마신 공정이 이용되는 바, 일반적으로 비아 콘택홀과 배선영역을 구현하기 위한 듀얼 다마신 패턴공정을 거쳐 증착공정을 통해 도전물질을 채워넣고 CMP공정을 통해 평탄화하는 방법으로 금속 배선을 형성한다. 종래의 듀얼 다마신 패턴 형성방법은 비아 리소그래피, 비아 식각 및 제거, 트랜치 리소그래피, 트랜치 식각 및 제거의 순서 또는, 트랜치 리소그래피, 트랜치 식각 및 제거, 비아 리소그래피, 비아 트랜치 식각 및 제거의 순서로 이루어진다. 상기의 패턴형성 방법은 스텝퍼나 스캐너등의 노광장비에서의 노광공정이 두 번 적용됨으로 공정이 복잡해지고, 반도체 장치 제조비용이 상승하는 문제가 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 노광장비에서의 노광공정이 한번만 적용되는 듀얼 다마신 패턴 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 본 발명의 실시례에 따른 듀얼 다마신 패턴 형성공정을 도시하는 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체 기판20 : 제1 층간 절연막
30 : 제2 층간 절연막40 : 제1 감광막
50 : 제2 감광막55 : 감광막 스페이서
상기한 목적을 달성하기 위하여, 본 발명에 의한 듀얼 다마신 패턴 형성방법은 반도체 기판 상에 제1 층간 절연막, 제2 층간 절연막, 제1 감광막의 적층구조를형성하는 단계, 제1 감광막에 노광을 통해 패턴을 형성하는 단계, 상기 감광막 패턴에 따라 상기 제2 층간 절연막을 수직으로 식각하는 단계, 상기 반도체 기판의 전면에 제2 감광막을 형성하는 단계, 상기 제1 층간 절연막의 상부에 상기 제2 층간 절연막과 상기 제1 감광막의 측벽에 스페이서 형태로 상기 제2 감광막의 일부가 남도록 상기 제2 감광막을 식각하는 단계, 상기 반도체 기판이 노출되도록 노출된 상기 제1 층간 절연막을 상기 제2 감광막 스페이서를 마스크로 하여 식각하는 단계, 및 상기 제2 감광막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명의 실시례에 따른 듀얼 다마신 패턴 형성방법을 도시하는 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 제1 층간 절연막(20), 제2 층간 절연막(30), 제1 감광막(40)의 적층구조를 형성하는 단계를 거친다. 제1 층간 절연막(20)은 비아 콘택홀이 형성이 되는 부분이고, 제2 층간 절연막(30)은 금속배선을 위한 영역이 형성이 된다.
바람직하게는, 층간 절연막은 유전상수가 작은 물질일 수 있다. 더욱 바람직하게는, 제1 층간 절연막(20)과 제2 층간 절연막(30)은 서로 다른 물질일 수 있고, 제1 층간 절연막(20)과 제2 층간 절연막(30)의 사이에는 도시되지 않은 하드 마스크를 삽일할 수 있다. 이때 제1 층간 절연막(20)과 제2 층간 절연막(30)은 플라즈마 화학 기상 증착법(plasma enhanced chemical vaporization deposition)으로 증착된다.
제1 감광막(40)은 금속배선을 위한 영역을 위한 패터닝을 위해서 사용되는데, 바람직하게는 화학 증폭형 감광제를 사용할 수 있다.
다음으로, 도 1b에 도시된 바와 같이, 제1 감광막(40)에 노광을 통해 패턴을 형성하는 단계를 거친다. 노광을 통해 형성되는 패턴은 금속배선을 위한 영역의 패턴이다. 바람직하게는, 노광공정은 엑시머 레이져를 사용할 수 있다. 노광과 현상이 끝나면, 도시된 바와 같이 제1 감광막(40)에는 금속배선을 위한 영역의 패턴이 형성이 되어 그 영역에 해당하는 제2 층간 절연막(30)이 노출된다.
바람직하게는, 현상공정시 제1 감광막(40)에 대한 하드베이크를 수행할 수 있다. 이는 후속의 감광막 스페이서(55) 형성시에 제2 감광막(50)과 식각속도가 차이가 나게 하기 위해서이다.
다음으로, 도 1c에 도시된 바와 같이, 감광막 패턴에 따라 제2 층간 절연막(30)을 수직으로 식각하는 단계를 거친다. 상기의 식각공정을 통하여 제2 층간 절연막(30)에는 금속배선을 위한 영역이 형성이 되고, 그에 해당하는 제1 층간 절연막(20)이 노출된다.
바람직하게는, 제2 층간 절연막(30)이 수직에 가까운 단면을 가지도록, 이방성 식각성질이 우수한 건식각으로 식각한다.
다음으로, 도 1d에 도시된 바와 같이, 반도체 기판(10)의 전면에 제2감광막(50)을 형성하는 단계를 거친다. 제2 감광막(50)은 감광막 스페이서(55)를 형성하여 제1 층간 절연막(20) 식각시 마스크를 형성하는 역할을 수행한다. 감광막 스페이서(55)가 형성될 제2 감광막(50) 부분은 도시된 바와 같이 다른 부분보다 두께가 두껍도록 형성한다. 바람직하게는, 제2 감광막(50) 형성을 위하여 갭필(gap-fill)성질이 우수한 스핀 코팅법을 사용하여 제2 감광막(50)을 반도체 기판(10) 전면에 도포할 수 있다.
다음으로, 도 1e에 도시된 바와 같이, 제1 층간 절연막(20)의 상부에 제2 층간 절연막(30)과 제1 감광막(40)의 측벽에 스페이서 형태로 제2 감광막(50)을 식각하는 단계를 거친다. 제1 감광막(40)과 제2 감광막(50)의 식각속도의 차이에 의해서 감광막 스페이서(55)가 형성이 된다. 특히, 제1 감광막(40)이 하드베이크 된 경우에는 제1 감광막(40)과 제2 감광막(50)이 동일하더라도 경화된 제1 감광막(40)과 경화되지 않은 제2 감광막(50)의 식각속도가 상이하게 된다. 바람직하게는, 감광막 스페이서(55)를 형성하기 위해서 등방성 식각을 사용할 수 있다.
감광막 스페이서(55)가 형성이 되면, 제2 층간 절연막(30) 식각단계에서 노출된 영역보다 감광막 스페이서(55)가 차지하는 영역만큼 적은 영역의 제1 층간 절연막(20)이 노출된다. 이 노출영역 만큼 제1 층간 절연막(20)이 다음단계에서 식각되어 비아 콘택홀 영역이 형성된다.
다음으로, 도 1f에 도시된 바와 같이, 반도체 기판(10)이 노출되도록 노출된 제1 층간 절연막(20)을 감광막 스페이서(55)를 마스크로 하여 식각하는 단계를 거친다. 제1 층간 절연막(20)이 식각되어 제거되면 비아 콘택홀 영역이 형성될 반도체 기판(10)이 노출된다. 바람직하게는, 제1 층간 절연막(20)의 식각단면의 수직에 가깝도록 이방성 건식각으로 식각할 수 있다.
다음으로, 감광막 스페이서(55)를 제거하는 단계를 거친다. 감광막 스페이서(55)가 제거되면, 제1 층간 절연막(20)에는 수직의 측벽을 가지는 비아 컨택홀 형성영역이, 제2 층간 절연막(30)에는 수직의 측벽을 가지고 비아 콘택홀보다는 넓은 영역의 금속배선 형성영역이 드러나게 되어 듀얼 다마신 패턴이 형성된다.
이상에서 설명한 바와 같이 본 발명에 따른 듀얼 다마신 패턴 형성방법에 의하면, 종래의 방법과는 다르게 두 번의 노광공정이 아닌 한 번의 노광공정과 감광막 스페이서 형성공정을 통하여 듀얼 다마신 패턴을 형성할 수 있으므로 공정의 단순화와 반도체 장치 제조 원가 절감의 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (11)
- 반도체 기판 상에 제1 층간 절연막, 제2 층간 절연막, 제1 감광막의 적층구조를 형성하는 단계;상기 제1 감광막에 노광을 통해 패턴을 형성하는 단계;상기 감광막 패턴에 따라 상기 제2 층간 절연막을 수직으로 식각하는 단계;상기 반도체 기판의 전면에 제2 감광막을 형성하는 단계;상기 제1 층간 절연막의 상부에 상기 제2 층간 절연막과 상기 제1 감광막의 측벽에 스페이서 형태로 상기 제2 감광막의 일부가 남도록 상기 제2 감광막을 식각하는 단계;상기 반도체 기판이 노출되도록 노출된 상기 제1 층간 절연막을 상기 제2 감광막 스페이서를 마스크로 하여 식각하는 단계; 및상기 제2 감광막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 층간 절연막들은 낮은 유전상수를 가지는 물질로 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 층간 절연막과 상기 제2 층간 절연막은 서로 상이한 물질로 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 층간 절연막과 상기 제2 층간 절연막의 사이에 하드마스크가 삽입되는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 층간 절연막들은 플라즈마 화학 기상 증착법을 이용하여 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 제1 감광막은 화학증폭형 감광제를 이용하여 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 제1 감광막의 패턴형성 단계에 있어서, 상기 제1 감광막을 노광하여 현상한 후 하드베이킹하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 제2 층간 절연막을 식각하는 단계에 있어서, 건식각 방법을 이용하여 상기 제2 층간 절연막을 식각하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 제2 감광막을 형성하는 단계에 있어서, 스핀 코팅법을 이용하여 상기 제2 감광막을 증착하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 제2 감광막을 스페이서 형태로 식각하는 단계에 있어서, 등방성 식각을 이용하여 상기 제2 감광막을 식각하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 제1 층간 절연막을 식각하는 단계에 있어서, 건식각 방법을 이용하여 상기 제1 층간 절연막을 식각하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.
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