KR20010063718A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 구리 박막을 형성한 후 셀 영역과 구리 패드 영역 사이에 존재하는 단차에 의한 디싱 현상을 감소시키기 위해 구리 박막 상부에 연마 정지막으로 절연막을 형성하고, 셀 영역 및 구리 패드 영역의 단차가 없어질 때까지 1차 연마 공정을 실시한 후 절연막, 구리 박막 및 장벽 금속층의 연마 선택비가 1:1:1인 슬러리를 이용하여 2차 연마를 실시함으로써 구리 배선을 형성하는 반도체 소자의 금속 배선 형성 방법이 제시된다.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal wiring in a semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 구리 박막을 형성한 후 연마 속도가 매우 느린 박막을 추가 증착하여 CMP 공정을 실시함으로써 과도 연마를 실시하지 않고도 평탄도를 향상시킬 수 있고, 디싱 현상도 줄일 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
구리를 이용한 반도체 소자의 금속 배선 형성 방법을 개략적으로 설명하면 다음과 같다. 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하고, 층간 절연막의 소정 영역을 식각하여 반도체 기판의 소정 영역을 노출시킨다. 전체 구조 상부에 Ta, TaN등으로 장벽 금속층을 형성하고 구리 박막을 형성한다. CMP 공정을 이용한 평탄화 공정을 통해 층간 절연막 상부에 있는 모든 금속 박막을 제거한다.
상기와 같은 구리를 이용한 반도체 소자의 금속 배선 형성 공정에서 CMP 공정은 2단계로 나누어 실시한다. 먼저 연마 속도가 빠른 슬러리를 이용하여 구리 박막의 80% 이상을 제거하고, 구리 박막, 장벽 금속층 및 층간 절연막의 연마비가 1:1:1인 슬러리를 사용하여 남아있는 구리 박막과 장벽 금속층을 동일한 연마 속도로 제거한다.
그런데, 전기 도금(electroplating)에 의해 증착된 구리 박막의 패턴 프로파일은 밀도가 높은 셀 지역에서는 평탄하지만 테스트 패턴 지역의 수백㎛ 크기의 구리 패드에는 셀 지역에 비해 어느 정도 단차가 존재하게 된다. 2단계 구리 박막 및 장벽 금속층의 동시 연마 공정에서 연마비가 1:1:1인 슬러리를 사용하기 위해서는 1단계 구리 연마 공정에서 완전 평탄화가 이루어져야 한다. 그러나 셀 지역과 테스트 패턴 지역에 존재하는 단차는 1단계 공정을 통해 제거되기 어렵기 때문에 1단계공정에서 단차가 완벽하게 제거되지 않는다면 2단계 공정에서 구리와 장벽 금속층의 제거만으로 디싱을 줄일 수 없게 된다. 이 경우 디싱을 줄이기 위해서는 층간 절연막을 일정 부분 추가 연마해야 하기 때문에 추가 연마량을 고려한 층간 절연막의 증착과 CMP 공정을 실시한 후 평탄도가 저하되는 문제점이 발생한다. 현재 통상적으로 사용되는 층간 절연막의 추가 연마량은 평균 2000Å 정도로서 2단계에서 사용되는 연마비가 1:1:1인 슬러리의 연마 속도가 분당 500Å이라는 점을 감안한다면 장벽 금속층이 제거된 후 추가적으로 약 4분 정도 연마를 해야 한다. 4분 추가 연마는 막대한 추가 공정 비용에 해당되어 반도체 소자의 제조 공정에서 CMP 공정 자체만으로도 큰 부담으로 작용하게 된다.
따라서, 본 발명은 구리 박막을 형성한 후 연마 속도가 매우 느린 박막을 추가 증착하여 CMP 공정을 실시함으로써 과도 연마를 실시하지 않고도 평탄도를 향상시킬 수 있고, 디싱 현상도 줄일 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 단계와, 전체 구조 상부에 장벽 금속층 및 구리 박막을 형성하고, 이로 인해 셀 영역과 구리 패드 영역 사이에 단차가 존재하는 단계와, 전체 구조 상부에 절연막을 형성하는 단계와, 상기 셀 영역과 구리 패드 영역 사이에 단차가 제거될 때까지 상기 절연막 및 상기 구리 박막을 1차 연마하는 단계와, 상기 잔류하는 절연막, 구리 박막 및 장벽 금속층이 제거되어 층간 절연막을 노출시킬 때까지 2차 연마 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 층간 절연막
13 : 장벽 금속층 14 : 구리 박막
15 : 절연막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 층간 절연막(12)을 형성한다. 층간 절연막(12)의 소정 부분을 식각하여 반도체 기판(11)의 소정 영역을 노출시킨다. 전체 구조 상부에 Ta, TaN등과 같은 장벽 금속층(13)을 형성한 후 구리 박막(14)을 형성한다. 이에 의해 패턴 밀도가 높은 셀 영역과 테스트 패턴 영역의 구리 패드 영역 사이에 단차가 존재하게 된다. 구리 박막(14)은 전기 도금법에 의해 증착한다. 전체 구조 상부에 연마 정지막으로 사용되는 절연막(15)을 형성한다. 절연막(15)은 이후 2차 연마 공정에서 사용되는 슬러리에 의해 장벽 금속층(13) 및 구리 박막(14)과 연마 선택비가 동일한 물질로 형성한다.
도 1(b)는 제 1 슬러리를 이용한 1차 CMP 공정을 실시하여 셀 영역과 패드 영역의 단차가 없어질 때까지 연마 공정을 실시한 상태의 단면도이다. 패턴 밀도가 높은 셀 영역의 절연막(15)은 구리 패드 영역보다 빨리 연마되기 때문에절연막(15)이 제거되어 구리 박막(15)이 노출되면 셀 영역의 구리 박막(15)은 매우 빠른 속도로 제거된다. 이때 패드 영역에는 아직 절연막(15)이 잔류하는 상태이며, 셀 영역과 패드 영역간의 단차가 없어질 때까지 연마 공정을 실시한다.
도 1(c)는 제 2 슬러리를 이용한 2차 CMP 공정을 실시하여 층간 절연막(12)을 노출시켜 구리 배선을 형성한 상태의 단면도이다. 제 2 슬러리는 절연막(15), 구리 박막(14) 및 장벽 금속층(13)의 연마 선택비가 1:1:1인 슬러리이다.
상술한 바와 같이 본 발명에 의하면 2단계 연마 공정을 실시하기 전에 평탄화가 이루어졌고 2단계 연마 공정에서 연마 대상막들의 연마 속도가 동일하여 디싱을 감소시키기 위한 추가적인 과도 연마를 실시하지 않아도 되기 때문에 통상적인 구리의 CMP 공정에서 발생하는 층간 절연막의 추가적인 연마 없이 디싱을 크게 줄일 수 있고, 비용 절감과 공정 마진을 동시에 확보할 수 있다.

Claims (3)

  1. 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 단계와,
    전체 구조 상부에 장벽 금속층 및 구리 박막을 형성하고, 이로 인해 셀 영역과 구리 패드 영역 사이에 단차가 존재하는 단계와,
    전체 구조 상부에 절연막을 형성하는 단계와,
    상기 셀 영역과 구리 패드 영역 사이에 단차가 제거될 때까지 상기 절연막 및 상기 구리 박막을 1차 화학적기계적 연마하는 단계와,
    상기 잔류하는 절연막, 구리 박막 및 장벽 금속층이 제거되어 층간 절연막을 노출시킬 때까지 2차 화학적기계적 연마 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 2차 화학적기계적 연마 공정은 상기 절연막, 구리 박막 및 장벽 금속층의 연마 선택비가 1:1:1인 슬러리를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서, 상기 2차 화학적기계적 연마 공정을 실시한 후 CMP 장비에서 버핑 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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KR20030055799A (ko) * 2001-12-27 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 구리배선 형성방법
KR100726746B1 (ko) * 2004-06-18 2007-06-11 샤프 가부시키가이샤 반도체 장치의 제조 방법

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