KR20030049551A - 반도체소자의 평탄화방법 - Google Patents

반도체소자의 평탄화방법 Download PDF

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Abstract

본 발명은 반도체소자의 평탄화방법에 관한 것으로, 특히 워드라인과 비트라인을 절연하기 위한 연마 공정에 있어서, 셀프얼라인 콘택홀이 형성된 층간절연막 전체에 플러그형성막을 도포하고, 층간절연막과 플러그형성막에 열처리한 후, 화학기계적연마공정을 진행하여 연마함으로써, 층간절연막과 플러그형성막이 디슁현상 또는 이루우젼현상 없이 균일하게 연마시켜 평탄화하도록 하는 것을 특징으로 하여 반도체소자의 특성, 신뢰성을 향상시키는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체소자의 평탄화방법{Method for planation of Semiconductor Device}
본 발명은 반도체소자의 평탄화방법에 관한 것으로, 보다 상세하게는 워드라인과 비트라인을 절연하기 위한 연마 공정에 있어서, 셀프얼라인 콘택홀이 형성된 층간절연막 전체에 플러그형성막을 도포하고, 층간절연막과 플러그형성막에 열처리한 후, 화학기계적연마공정을 진행하여 연마함으로써, 층간절연막과 플러그형성막이 디슁현상 또는 이루우젼현상 없이 균일하게 연마시켜 평탄화하도록 하는 반도체소자의 평탄화방법에 관한 것이다.
일반적으로, 집적도가 낮은 반도체소자는 단차가 작아 각 도전층들의 평탄화에 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증가되면 소자의 제조 공정에서 나칭(notching)이나 단선등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.
도 1a 내지 도 1d는 종래 반도체소자의 평탄화 방법을 설명하기 위해 순차적으로 나타낸 단면도이며, 도 2는 종래 반도체소자의 평탄화방법에서 디펙트가 발생된 문제점을 보여주는 셈(SEM)사진이다.
도 1a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체기판(100) 상에 게이트전극(110)과 하드마스크(115)를 순차적으로 적층된 후, 측벽에 질화물 스페이서(120)로 이루어진 워드라인(125)을 형성한다.
그리고, 상기 워드라인(125)이 형성된 결과물 전체에 질화물을 사용하여 난반사 방지막(130)을 형성한 후, 층간절연막(140)을 적층한다.
이어서, 도 1b에 도시된 바와 같이, 상기 층간절연막(140) 상에 T-type의 플러그 마스크(미도시함)를 형성한 후, 층간절연막(140)과 난반사 방지막(130)을 식각하여 셀프얼라인 콘택(150)을 형성한다.
그리고, 도 1c에 도시된 바와 같이, 상기 셀프얼라인 콘택(미도시함)이 형성된 결과물 전체에 플러그형성막(160)을 적층한다.
계속하여, 도 1d에 도시된 바와 같이, 상기 워드라인(125) 중 하드마스크 (115)까지 산화막용 슬러리를 이용하여 화학기계적 연마를 진행하여 평탄화하였다.
이때, 상기 화학기계적 연마 시, 층간절연막과 플러그형성막은 서로 다른 물질로써 제거되는 비율이 서로 달라 층간절연막과 플러그형성막 간에 단차가 형성된다.
그런데, 상기 셀프얼라인 콘택 지역과 층간절연막이 남아 있는 지역의 단차에 의해 화학기계적 연마 공정 시, 워드라인과 워드라인 사이의 연마된 플러그형성막이 움푹 패이는 디슁(dishing)현상 또는 이로우젼(erosion)현상이 발생되는 문제점이 있었다.
그로인해, 디슁현상 또는 이로우젼현상이 발생하는 워드라인과 워드라인 사이의 국소적인 지점에서는 잔류된 슬러리와 연마되는 물질이 혼합되어 도 2에 도시된 "A"와 같이 디펙트(170)가 생성되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 워드라인과 비트라인을 절연하기 위한 연마 공정에 있어서, 셀프얼라인 콘택홀이 형성된 층간절연막 전체에 플러그형성막을 도포하고, 층간절연막과 플러그형성막에 열처리한 후, 화학기계적연마공정을 진행하여 연마함으로써, 층간절연막과 플러그형성막이 디슁현상 또는 이루우젼현상 없이 균일하게 연마시켜 평탄화하도록 하여 반도체소자의 특성, 신뢰성을 향상시키도록 하는 것이 목적이다.
도 1a 내지 도 1d는 종래 반도체소자의 평탄화방법을 순차적으로 설명하기 위해 나타낸 단면도이다.
도 2는 종래 반도체소자의 평탄화방법에서 디펙트가 발생된 문제점을 보여주는 셈(SEM)사진이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 평탄화방법을 순차적으로 설명하기 위해 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
200 : 반도체기판 210 : 게이트전극
215 : 하드마스크 220 : 스페이서
225 : 워드라인 230 : 난방사방지막
240 : 층간절연막 250 : 플러그 콘택홀
260 : 플러그형성막 270 : 잔류물
상기 목적을 달성하기 위하여, 본 발명은 워드라인이 형성된 반도체기판 상에 난방사 방지막을 증착한 후 층간절연막을 증착하는 단계와, 상기 층간절연막 상에 T-type의 플러그 마스크를 형성한 후 이를 식각마스크로 식각하여 셀프얼라인 콘택을 형성하는 단계와, 상기 셀프얼라인 콘택이 형성된 결과물 전체에 플러그형성막을 적층한 후 퍼니스에서 층간절연막과 플러그형성막에 열처리공정를 진행하는 단계와, 상기 열처리된 결과물을 워드라인 상부가 드러나도록 화학기계적 연마 공정을 진행하여 연마하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 평탄화방법을 제공한다.
또한, 본 발명은 상기 층간절연막을 BPSG와 PSG 중 적어도 어느하나를 선택하여 형성하며, BPSG막은 B의 농도가 P의 농도보다 10배 이상 함유된 것 사용하는 것을 특징으로 한다.
또한, 상기 열처리공정은 700 ~ 900 ℃의 범위에서 10 ~ 30분 동안 진행하여 층간절연막과 플러그형성막에만 가하며, 하부 워드라인의 하드마스크에는 영향을 받지 않도록 하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 평탄화방법을 순차적으로 설명하기 위해 나타낸 단면도이다.
도 3a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체기판(200) 상에 게이트전극(210)과 하드마스크(215)를 순차적으로 적층된 후, 측벽에 질화물 스페이서(220)로 이루어진 워드라인(225)을 형성한다.
그리고, 상기 워드라인(225)이 형성된 결과물 전체에 질화물을 사용하여 난반사 방지막(230)을 형성한 후, 층간절연막(240)을 적층한다.
이때, 상기 층간절연막(240)은 BPSG와 PSG 중 적어도 어느 하나를 선택하여 형성하고, BPSG막은 B의 농도가 P의 농도보다 10배 이상 함유된 것 사용한다.
이어서, 도 3b에 도시된 바와 같이, 상기 층간절연막(240) 상에 T-type의 플러그 마스크(미도시함)를 형성한 후, 층간절연막(240)과 난반사 방지막(230)을 식각하여 셀프얼라인 콘택(250)을 형성한다.
그리고, 도 3c에 도시된 바와 같이, 상기 셀프얼라인 콘택(미도시함)이 형성된 결과물 전체에 플러그형성막(260)을 적층한 후, 퍼니스에서 700 ~ 900℃의 온도범위로 10 ~ 30분 동안 열처리공정을 진행한다.
이때, 상기 열처리공정 시, 층간절연막(240)과 플러그형성막(260)에만 열처리영향을 받고, 하부 워드라인(225)의 하드마스크(215)에는 열처리영향 받지 않도록 진행한다.
도 3d에 도시된 바와 같이, 상기 워드라인(225) 상부가 드러나도록 산화막용 슬러리를 이용하여 화학기계적 연마 공정을 진행하여 연마한다.
이때, 상기 플러그형성막(260)이 열처리공정에 의해 단단해짐으로써, 화학기계적 연마 공정 시 층간절연막(240)과 제거되는 비율이 비슷해 층간절연막(240)과 플러그형성막(260) 간의 단차 없이 평탄하게 연마된다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 평탄화방법을 이용하게 되면, 워드라인과 비트라인을 절연하기 위한 연마 공정에 있어서, 셀프얼라인 콘택홀이 형성된 층간절연막 전체에 플러그형성막을 도포하고, 층간절연막과 플러그형성막에 열처리한 후, 화학기계적연마공정을 진행하여 연마함으로써, 층간절연막과 플러그형성막이 디슁현상 또는 이루우젼현상 없이 균일하게 연마시켜 평탄화하도록 하여 후속 비트라인 형성 시, 디펙트의 잔류로 인해 비트라인 간에 브릿지 되는 것을 방지하여 반도체소자의 특성, 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 워드라인이 형성된 반도체기판 상에 난방사 방지막을 증착한 후, 층간절연막을 증착하는 단계와;
    상기 층간절연막 상에 T-type의 플러그 마스크를 형성한 후, 이를 식각마스크로 식각하여 셀프얼라인 콘택을 형성하는 단계와;
    상기 셀프얼라인 콘택이 형성된 결과물 전체에 플러그형성막을 적층한 후, 퍼니스에서 층간절연막과 플러그형성막에 열처리를 진행하는 단계와;
    상기 열처리된 결과물을 워드라인 상부가 드러나도록 화학기계적 연마 공정을 진행하여 연마하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 평탄화방법.
  2. 제 1항에 있어서, 상기 층간절연막은 BPSG와 PSG 중 적어도 어느하나를 선택하여 형성되는 것을 특징으로 하는 반도체소자의 평탄화방법.
  3. 제 2항에 있어서, 상기 BPSG막은 B의 농도가 P의 농도보다 10배 이상 함유된 것을 특징으로 하는 반도체소자의 평탄화방법.
  4. 제 1항에 있어서, 상기 열처리는 700 ~ 900 ℃의 범위에서 10 ~ 30분 동안 진행하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 평탄화방법.
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