TWI702744B - 電阻式隨機存取記憶體結構及其製造方法 - Google Patents
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Abstract
一種電阻式隨機存取記憶體結構及其製造方法被提供。上述電阻式隨機存取記憶體結構包括：底電極層，形成於基板上；電阻轉態層，形成於底電極層上；以及頂電極層，形成於電阻轉態層上。上述頂電極層構成凹口。上述電阻式隨機存取記憶體結構亦包括襯層，形成於底電極層的側壁、電阻轉態層的側壁及頂電極層的側壁上。上述襯層包括氫氣阻障材料。上述電阻式隨機存取記憶體結構亦包括絕緣層，形成於襯層上。上述絕緣層的材料不同於上述氫氣阻障材料。
Description
本發明是有關於一種記憶體裝置，且特別是有關於一種電阻式隨機存取記憶體結構及其製造方法。
電阻式隨機存取記憶體(RRAM)具有結構簡單、面積小、操作電壓小、操作速度快、記憶時間長、多狀態記憶、及耗功率低等優點。因此電阻式隨機存取記憶體極有潛力取代目前的快閃式記憶體，成為下世代的非揮發性記憶體主流。
習知的電阻式隨機存取記憶體包括多個記憶胞，各記憶胞包括圖案化的底電極層、電阻轉態層與頂電極層。在圖案化頂電極層的步驟或後續的製程中，頂電極層的側壁容易受到損傷，甚至使頂電極層的側壁凹陷。隨著凹陷的數量與深度增加，將造成電阻式隨機存取記憶體在低電阻態的電阻值變高，甚至導致無法正常操作而失效(fail)。另外，這些記憶胞的凹陷的數量與深度為不可控的，從而使這些記憶胞在低電阻態的電阻值存在不可控制的變異。如此一來，電阻式隨機存取記憶體的可靠度與良率皆會降低。
另外，圖案化頂電極層的步驟所使用的蝕刻氣體(例如，三氯化硼、氯氣、氧氣及/或氮氣)容易和頂電極層的材 料(例如，鈦)進行反應，而在頂電極層的側壁形成一層副產物(例如，TiO2、TiON等)。在後續的製程中，此副產物層可能會吸收環境中的水氣而膨脹，而從頂電極層剝離。或者，在後續的製程中，此副產物層也可能會受到應力而從頂電極層剝離。在此副產物層剝離後，則有可能與另一個記憶胞接觸，因而造成相鄰的記憶胞之間發生短路。為了避免發生短路，習知的電阻式隨機存取記憶體的製作方法需要執行濕式蝕刻步驟，以將上述副產物層完全移除。然而，執行濕式蝕刻步驟可能會過度蝕刻頂電極層的側壁，因而使頂電極層的側壁產生上述凹陷，甚至使凹陷變得更深。
對記憶體產業的業者而言，為了進一步提升電阻式隨機存取記憶體的可靠度與產品良率，仍有需要對電阻式隨機存取記憶體及其製程進行改良。
本揭露之一實施例提供一種電阻式隨機存取記憶體結構，包括：底電極層，形成於基板上；電阻轉態層，形成於底電極層上；以及頂電極層，形成於電阻轉態層上。頂電極層構成凹口。電阻式隨機存取記憶體結構亦包括襯層及絕緣層。襯層形成於底電極層的側壁、電阻轉態層的側壁及頂電極層的側壁上。襯層包括氫氣阻障材料。絕緣層形成於襯層上。絕緣層的材料不同於氫氣阻障材料。
本揭露之另一實施例提供一種電阻式隨機存取記憶體結構之製造方法，包括以下步驟。形成底電極層於基板上。形成電阻轉態層於底電極層上。形成犧牲層於電阻轉態層 上。圖案化犧牲層、電阻轉態層及底電極層。形成襯層順應性地覆蓋於犧牲層、電阻轉態層、底電極層及基板上，襯層包括氫氣阻障材料。形成絕緣層於襯層上，絕緣層的材料不同於氫氣阻障材料。移除覆蓋於犧牲層上的襯層，以暴露出犧牲層的頂表面。移除犧牲層，以暴露出電阻轉態層的頂表面。順應性地形成頂電極層於電阻轉態層上，其中頂電極層構成凹口。
100、200‧‧‧電阻式隨機存取記憶體結構
102‧‧‧基板
104‧‧‧第一絕緣層
106‧‧‧金屬插塞
108‧‧‧底電極層
110‧‧‧電阻轉態層
111‧‧‧堆疊結構
112‧‧‧犧牲層
114‧‧‧襯層
115‧‧‧第一開口
116‧‧‧第二絕緣層
120‧‧‧頂電極層
122‧‧‧接觸插塞
122a‧‧‧接觸插塞
122b‧‧‧導電線路
122*‧‧‧第一導電材料
124‧‧‧導電線路
125‧‧‧第二開口
135‧‧‧凹口
H‧‧‧深度
W‧‧‧寬度
D1‧‧‧蝕刻深度
D2‧‧‧蝕刻寬度
D3‧‧‧深度
D4‧‧‧寬度
第1A圖至第1G圖是繪示一些實施例之電阻式隨機存取記憶體結構的製造方法於各步驟的剖面示意圖。
第2圖是繪示另一些實施例之電阻式隨機存取記憶體結構的剖面示意圖。
為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
第1A圖至第1G圖是繪示本發明的一實施例之電阻式隨機存取記憶體結構的製造方法於各步驟的剖面示意圖。
請參照第1A圖，形成第一絕緣層104於基板102上。基板102可包括塊材半導體基板(例如，矽基板)、化合物半導體基板(例如，IIIA-VA族半導體基板)、絕緣層上覆矽(silicon on insulator,SOI)基板等。基板102可為經摻雜或未經摻雜的半導體基板。在一些實施例中，基板102可為矽基板。第一絕緣層104可包括合適的絕緣材料，例如，氧化物或氮氧化物。在 一些實施例中，第一絕緣層104的材料可為二氧化矽。
接著，對第一絕緣層104進行圖案化製程，以形成通孔。接著，將金屬材料填入此通孔中，並且藉由平坦化製程(例如，化學機械研磨製程)移除位於第一絕緣層104上的多餘的金屬材料，以形成金屬插塞106於第一絕緣層104中。金屬插塞106可包括鎢、鋁、其他合適的金屬或上述之組合。在一些實施例中，金屬插塞106的材料可為鎢。
接著，形成底電極層108於第一絕緣層104上，且底電極層108電連接金屬插塞106。底電極層108可包括合適的導電材料，例如，鈦、鉭、氮化鈦、氮化鉭等。底電極層108可為由單一材料所形成的單層結構或由多種不同材料所形成的多層結構。更具體而言，在一些實施例中，底電極層108可為由氮化鈦所形成的單層結構。可利用物理氣相沉積製程、化學氣相沉積或其他合適的沉積製程形成底電極層108。
接著，形成電阻轉態層110於底電極層108上。藉由對底電極層108與後續形成的頂電極層120施加電壓，可將電阻轉態層110轉換成不同的電阻狀態。當對電阻式隨機存取記憶體結構施加形成電壓或寫入電壓時，電阻轉態層110中的氧陰離子會移動進入後續形成的頂電極層120中，而留在電阻轉態層110中的等效正價氧空缺會形成導電絲。因此，電阻轉態層110由高電阻態轉換為低電阻態。反之，當施加抹除電壓時，頂電極層120中的氧陰離子會回到電阻轉態層110中，而與電阻轉態層110中的等效正價氧空缺結合，導致上述導電絲消失。因此，電阻轉態層110由低電阻態轉換為高電阻態。
電阻轉態層110可包括過渡金屬氧化物，例如，氧化鉭(Ta2O5)、氧化鉿(HfO2)或氧化鋯(ZrO2)。在一些實施例中，電阻轉態層110的材料可為氧化鉿。可利用合適的製程形成電阻轉態層110，例如，濺鍍製程、原子層沉積製程、化學氣相沉積製程、蒸鍍製程或其他合適的沉積製程。
接著，形成犧牲層112於電阻轉態層110上。犧牲層112可避免後續形成的頂電極層120的側壁受到蝕刻，因而可大幅地改善電阻式隨機存取記憶體的可靠度及良率。犧牲層112可包括單晶矽、多晶矽、非晶矽或上述之組合。在一些實施例中，犧牲層112的材料可為多晶矽。可利用化學氣相沉積製程或其他合適的沉積製程形成犧牲層112。
請參照第1B圖，藉由第一蝕刻製程圖案化犧牲層112、電阻轉態層110及底電極層108，以在對應金屬插塞106的位置上形成由圖案化的犧牲層112、電阻轉態層110及底電極層108所形成的堆疊結構111。第一蝕刻製程可為非等向性的蝕刻製程。在一些實施例中，第一蝕刻製程可為使用電漿進行的乾式蝕刻製程。再者，在本實施例中，為了確保堆疊結構111與其他的堆疊結構111能夠彼此電性絕緣，第一蝕刻製程可進行到比底電極層108的底表面更深的位置。換言之，第一蝕刻製程可移除一部分的第一絕緣層104。在其他實施例中，第一蝕刻製程可進行到與底電極層108的底表面齊平的位置。
接著，形成襯層114順應性地覆蓋於堆疊結構111及基板102上。襯層114可避免後續製程中所產生的氫氣進入堆疊結構111中或是經由堆疊結構111進入基板102的其他元件 中，因而可減少電阻式隨機存取記憶體的劣化或失效。如此一來，可進一步改善電阻式隨機存取記憶體的可靠度及良率。詳細而言，在後續形成第二絕緣層116的製程中，第二絕緣層116的前驅物可能會產生作為副產物的氫氣。若不形成襯層114，則所產生的氫氣可能進入堆疊結構111中，甚至經由堆疊結構111進入基板102的其他元件中。這些氫氣可能會將堆疊結構111中的氧化物(例如電阻轉態層110中的氧化物)還原，而產生氧氣或水。因此，電阻轉態層110的特性會被改變，而無法實現預期的功能。再者，水也可能會導致裝置的劣化或失效。相似地，若氫氣進入基板102的其他元件中，也可能導致這些元件的劣化或失效。
襯層114具有良好的氫氣阻障能力。再者，為了避免降低電阻式隨機存取記憶體的效能，襯層114不會與所接觸的層產生化學反應。襯層114可包括氫氣阻障材料，例如，金屬氧化物、金屬氮化物、金屬氮氮化物或上述之組合。在一些實施例中，襯層114的材料可為氧化鋁(Al2O3)。為了有效地阻擋氫氣且使後續的製程中可有效率地移除襯層114，襯層114的厚度較佳為5-50nm。在一些實施例中，為了精準地將襯層114的厚度控制在奈米級，可利用原子層沉積法或其他合適的沉積製程形成襯層114。在本實施例中，襯層114為厚度10nm的氧化鋁，且利用原子層沉積法形成。
接著，形成第二絕緣層116於襯層114上。為了提高絕緣性且降低成本，第二絕緣層116的材料可不同於襯層114的氫氣阻障材料。第二絕緣層116的材料與形成方法可與第一 絕緣層104相同或相似，在此不再詳述。在本實施例中，第二絕緣層116的材料可為二氧化矽。
請參照第1C圖，藉由平坦化製程(例如，化學機械研磨製程)移除覆蓋於犧牲層112上的襯層114及第二絕緣層116，並暴露出犧牲層112的頂表面。
接著，藉由第二蝕刻製程以移除部分的犧牲層112，並形成第一開口115於犧牲層112中。為了形成深寬比較高的第一開口115，第二蝕刻製程可為非等向性的蝕刻製程。在一些實施例中，第二蝕刻製程可為使用電漿進行的乾式蝕刻製程。再者，在本實施例中，為了確保電阻轉態層110不受到傷害，第二蝕刻製程可進行到比犧牲層112的底表面更淺的位置。換言之，在進行第二蝕刻製程之後，第一開口115並未暴露出電阻轉態層110的頂表面。
請參照第1D圖，藉由第三蝕刻製程移除所有的犧牲層112，以暴露出電阻轉態層110的頂表面，並形成第二開口125。第三蝕刻製程可為等向性的蝕刻製程。在一些實施例中，第三蝕刻製程可為使用蝕刻溶液進行的濕式蝕刻製程。
請參照第1E圖，順應性地形成頂電極層120於電阻轉態層110上，且頂電極層120構成凹口135。頂電極層120可包括鈦、鉭、氮化鈦、氮化鉭等的導電材料。頂電極層120可為由單一材料所形成的單層結構，或由多種不同材料所形成的多層結構。在一些實施例中，頂電極層120可為由鈦所形成的單層結構。在另一些實施例中，頂電極層120可為雙層結構，由氮化鈦及其上方的鈦所形成。可利用物理氣相沉積製程、化學 氣相沉積或其他合適的沉積製程形成頂電極層120。
請參照第1F圖，沉積第一導電材料122*於頂電極層120上並填滿凹口135。第一導電材料122*可包括合適的導電材料，例如，鎢、鋁、其他合適的金屬或上述之組合。在一些實施例中，第一導電材料122*的材料及形成方法可與金屬插塞106的材料及形成方法相同或相似，在此不再詳述。
請參照第1G圖，藉由平坦化製程移除一部分的第一導電材料122*與一部分的頂電極層120，以形成接觸插塞122於凹口135中。在此平坦化製程中，移除覆蓋於第二絕緣層116及襯層114上的第一導電材料122*及頂電極層120，並暴露出第二絕緣層116的頂表面及襯層114的頂表面。因此，在平坦化製程之後，接觸插塞122的頂表面、頂電極層120的頂表面、第二絕緣層116的頂表面與襯層114的頂表面共平面。在這樣的實施例中，形成接觸插塞122的步驟中並未使用到電漿。因此，可避免第二絕緣層116接觸到電漿，有助於改善電阻式隨機存取記憶體的可靠度及良率。
沉積第二導電材料於接觸插塞122與頂電極層120上。接著，圖案化第二導電材料，以形成導電線路124於接觸插塞122與頂電極層120上。第二導電材料可包括合適的導電材料，例如，銀、銅、鋁、其他合適的金屬或上述之組合。在一些實施例中，第二導電材料可為鋁銅合金。可利用原子層沉積法或其他合適的沉積製程形成導電線路124。
在本實施例中，導電線路124的材料與第一導電材料122*不同。更具體而言，第一導電材料122*的孔隙填充能力 優於第二導電材料的孔隙填充能力。如此一來，即使凹口135具有較高的深寬比(例如，深寬比大於5)，接觸插塞122中仍不存在空隙或孔洞。第二導電材料的導電性可優於第一導電材料122*的導電性，以降低電阻式隨機存取記憶體的電阻值。
在本揭露的一些實施例中，當進行第一蝕刻製程時，頂電極層120尚未形成。因此，頂電極層120不會受到第一蝕刻製程的傷害。再者，如第1E圖所繪示，頂電極層120是形成在由圖案化的犧牲層112所定義的第二開口125中，且不需要通過圖案化步驟定義頂電極層120的側壁。又，頂電極層120的側壁受到襯層114及第二絕緣層116的保護，因而頂電極層120的側壁在後續的製程中不會受到傷害。因此，本發明的頂電極層120的側壁不會產生凹陷。如此一來，可大幅地改善電阻式隨機存取記憶體的可靠度與良率。
於本發明中，犧牲層112需要被完全的移除，以暴露出電阻轉態層110的頂表面。若只使用非等向性的蝕刻製程(例如，乾式蝕刻製程)，將難以移除犧牲層112的底部角落。特別是在犧牲層112的寬度朝向上方逐漸縮窄的情況下，為了完全移除犧牲層112，需要延長蝕刻時間。如此，將可能導致電阻轉態層110因蝕刻製程受到嚴重的損害。另一方面，請參照第1C圖，犧牲層112在垂直方向的蝕刻深度與在水平方向的蝕刻寬度分別為D1與D2。若只使用等向性的蝕刻製程(例如，濕式蝕刻製程)，在犧牲層112的深寬比(即，D1/D2)較大(例如，深寬比大於2)的情況下，為了移除犧牲層112的底部，需要延長蝕刻時間。如此，將可能導致蝕刻溶液沿著犧牲層112的側 壁滲透到下方的各層(例如，底電極層108)中，進而造成電阻式隨機存取記憶體的劣化或失效。
為了完全地移除犧牲層112，在本揭露的一些實施例中，首先使用非等向性的第二蝕刻製程，形成第一開口115於犧牲層112中，如第1C圖所示。接著，再使用等向性的第三蝕刻製程完全移除犧牲層112，以暴露出電阻轉態層110的頂表面，並形成第二開口125，如第1D圖所示。
更具體而言，第一開口115的深度與寬度分別為D3與D4。由於D3與D4皆小於D1，因而可避免電阻轉態層110因過長的非等向性的蝕刻製程受到嚴重的損害。再者，由於在第三蝕刻製程前已形成第一開口115，使得犧牲層112的底部更容易在第三蝕刻製程被移除，而縮短了第三蝕刻製程的時間，從而可避免蝕刻溶液沿著犧牲層112的側壁滲透到下方的各層中。
此外，藉由第三蝕刻製程對於犧牲層112與電阻轉態層110具有高蝕刻選擇性，還可避免電阻轉態層110在第三蝕刻製程期間受到傷害，進而提高電阻式隨機存取記憶體的良率。在一些實施例中，在第三蝕刻製程中，犧牲層112的蝕刻速率R1對電阻轉態層110的蝕刻速率R2之比率R1/R2為10-100。
此外，藉由第三蝕刻製程對於犧牲層112與襯層114具有高蝕刻選擇性，則可避免襯層114在第三蝕刻製程中受到傷害，可進一步改善或避免上述蝕刻溶液的滲透問題。在一些實施例中，在第三蝕刻製程中，犧牲層112的蝕刻速率R1對襯層114的蝕刻速率R3之比率R1/R3為5-100。
請參照第1G圖，本揭露的一些實施例提供一種電 阻式隨機存取記憶體結構100。電阻式隨機存取記憶體結構100包括依序形成於基板102上的第一絕緣層104、底電極層108、電阻轉態層110、襯層114、第二絕緣層116及頂電極層120。金屬插塞106形成於第一絕緣層104中，並且與底電極層108電性連接。襯層114形成於底電極層108的側壁、電阻轉態層110的側壁及頂電極層120的側壁上，並且包括氫氣阻障材料。第二絕緣層116形成於襯層114上，且第二絕緣層116的材料不同於襯層114的氫氣阻障材料。頂電極層120形成於電阻轉態層110，且構成凹口135(標記於第1E圖)。進一步地，電阻式隨機存取記憶體結構100還可包括接觸插塞122及導電線路124。接觸插塞122形成於凹口135中，接觸插塞122的頂表面與頂電極層120的頂表面共平面。導電線路124形成於接觸插塞122與頂電極層120上。在一些實施例中，形成導電線路124的第二導電材料不同於形成接觸插塞122的第一導電材料122*。
請參照第1E圖，凹口135具有深度H及寬度W，且具有深寬比H/W。若凹口135的深寬比H/W太大，則難以將第一導電材料122*填入凹口135，且所形成的接觸插塞122中可能會存在空隙或孔洞。如此，將降低電阻式隨機存取記憶體結構100的可靠度及良率。因此，在一些實施例中，凹口135的深寬比H/W可為0.1-10。
第2圖繪示另一些實施例之電阻式隨機存取記憶體結構200的剖面示意圖。第2圖與第1G圖中相同的元件使用相同的標號表示。為了簡化說明，關於相同於第1G圖的元件及其形成製程步驟，在此不再贅述。第2圖與第1G圖的差異如下。
在本實施例中，凹口135的深寬比H/W較小(例如，H/W小於5)。因此，可選擇孔隙填充能力與導電性均為適中的導電材料作為第一導電材料122*。在本實施例中，當形成如第1F圖所繪示的結構之後，可不對第一導電材料122*及頂電極層120進行平坦化製程，而是藉由非等向性的蝕刻製程將第一導電材料122*及頂電極層120同時圖案化。藉此，頂電極層120的表面高於第二絕緣層116的表面，且頂電極層120覆蓋第二絕緣層116的一部分。在本實施例中，接觸插塞122a與導電線路122b是由相同材料製作，在接觸插塞122a與導電線路122b之間不存在由不同材料所構成的界面。因此，對單一個電阻式隨機存取記憶體結構200而言，不會產生因界面的缺陷所導致的效能劣化。對多個電阻式隨機存取記憶體結構而言，不會產生因界面的缺陷所導致的電阻值不均一。因此，電阻式隨機存取記憶體結構200的可靠度良好。此外，在這樣的實施例中，可省略平坦化步驟與第二導電材料的沉積步驟。因此，可簡化製程，並且降低生產所需要的時間與成本。
綜上所述，藉由本揭露的實施例所提供之電阻式隨機存取記憶體結構及其製造方法，頂電極層的側壁不會產生凹陷，進而改善電阻式隨機存取記憶體的可靠度及良率。在本揭露的一實施例中，藉由完全覆蓋於電阻轉態層、底電極層及基板上的襯層，可阻擋在後續的製程中所產生的氫氣，進而減少電阻式隨機存取記憶體的劣化或失效。在本揭露的一實施例中，先使用非等向性的蝕刻製程於犧牲層中形成第一開口，再使用等向性的蝕刻製程完全移除犧牲層。如此，可大幅縮短移 除犧牲層所需的時間，且可避免電阻轉態層及襯層在移除犧牲層的步驟中受到傷害，進而改善或避免蝕刻溶液滲透的問題。在本揭露的一實施例中，使用相同材料製作接觸插塞與導電線路，可簡化製程，並且降低生產所需要的時間與成本。
前述本發明所揭露的數個較佳實施例並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧電阻式隨機存取記憶體結構
102‧‧‧基板
104‧‧‧第一絕緣層
106‧‧‧金屬插塞
108‧‧‧底電極層
110‧‧‧電阻轉態層
114‧‧‧襯層
116‧‧‧第二絕緣層
120‧‧‧頂電極層
122‧‧‧接觸插塞
124‧‧‧導電線路
Claims (12)
- 一種電阻式隨機存取記憶體結構，包括：一底電極層，形成於一基板上；一第一絕緣層，形成於該基板與該底電極層之間；一電阻轉態層，形成於該底電極層上；一襯層，形成於該底電極層的側壁及該電阻轉態層的側壁上，其中該襯層包括一氫氣阻障材料；一第二絕緣層，形成於該襯層上，且該第二絕緣層的材料不同於該氫氣阻障材料，其中該襯層的一第一部分位於該第一絕緣層與該第二絕緣層之間，該襯層的該第一部分的底表面低於該底電極層的底表面，其中該襯層與該第二絕緣層的頂表面高於該電阻轉態層的頂表面，以定義出一開口，且其中該襯層的一第二部分位於該底電極層的側壁與該第二絕緣層之間；以及一頂電極層，順應性地形成於該電阻轉態層上的該開口中，使該頂電極層構成一凹口。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該氫氣阻障材料為金屬氧化物、金屬氮化物、金屬氮氧化物或上述之組合。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該襯層具有一厚度為5-50nm。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該凹口具有一深寬比為0.1-10。
- 如申請專利範圍第1-4項中任一項所述之電阻式隨機存取 記憶體結構，更包括：一接觸插塞，形成於該凹口中，其中該接觸插塞的頂表面與該頂電極層的頂表面共平面；以及一導電線路，形成於該接觸插塞與該頂電極層上。
- 如申請專利範圍第5項所述之電阻式隨機存取記憶體結構，其中該接觸插塞與該導電線路由相同材料製作。
- 一種電阻式隨機存取記憶體結構之製造方法，包括：形成一底電極層於一基板上；形成一電阻轉態層於該底電極層上；形成一犧牲層於該電阻轉態層上，該犧牲層的材料不同於該電阻轉態層的材料；圖案化該犧牲層、該電阻轉態層及該底電極層；形成一襯層順應性地覆蓋於該犧牲層、該電阻轉態層、該底電極層及該基板上，其中該襯層包括一氫氣阻障材料；形成一絕緣層於該襯層上，且該絕緣層的材料不同於該氫氣阻障材料；移除覆蓋於該犧牲層上的該襯層，以暴露出該犧牲層的一頂表面；移除該犧牲層，以暴露出該電阻轉態層的一頂表面；以及順應性地形成一頂電極層於該電阻轉態層上，其中該頂電極層構成一凹口。
- 如申請專利範圍第7項所述之電阻式隨機存取記憶體結構之製造方法，其中移除該犧牲層包括：進行一非等向性蝕刻製程，以移除一部分的該犧牲層，並 在該犧牲層中形成一第一開口；以及進行一等向性蝕刻製程，以完全移除該犧牲層，並形成一第二開口，其中該第二開口暴露出該電阻轉態層的該頂表面。
- 如申請專利範圍第8項所述之電阻式隨機存取記憶體結構之製造方法，其中在進行該非等向性蝕刻製程之後，該第一開口並未暴露出該電阻轉態層的該頂表面。
- 如申請專利範圍第8項所述之電阻式隨機存取記憶體結構之製造方法，其中在該等向性蝕刻製程中，該犧牲層的蝕刻速率對該電阻轉態層的蝕刻速率之比率為10-100。
- 如申請專利範圍第8項所述之電阻式隨機存取記憶體結構之製造方法，其中在該等向性蝕刻製程中，該犧牲層的蝕刻速率對該襯層的蝕刻速率之比率為5-100。
- 如申請專利範圍第7-11項中任一項所述之電阻式隨機存取記憶體結構之製造方法，更包括：沉積一第一導電材料於該頂電極層上並填入該凹口中；進行一平坦化製程，移除一部分的該第一導電材料與一部分的該頂電極層，以形成一接觸插塞於該凹口中，其中該接觸插塞的頂表面與該頂電極層的頂表面共平面；沉積一第二導電材料於該接觸插塞與該頂電極層上；以及進行一圖案化製程，移除一部分的該第二導電材料，以形成一導電線路於該接觸插塞與該頂電極層上。
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