JP7124059B2 - 半導体デバイス、トランジスタ、および金属酸化物半導体デバイスを接触させるための関連する方法 - Google Patents

半導体デバイス、トランジスタ、および金属酸化物半導体デバイスを接触させるための関連する方法 Download PDF

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Description

優先権の主張
本出願は、米国特許法§１１９（ｅ）の下に、２０１７年８月３１日に出願した米国仮特許出願第６２／５５２，８０９号の利益を主張するものであり、その開示は、本参照によりその全体が本明細書に組み込まれている。また、本出願は、２０１８年８月３０日に出願した、「ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ，ＴＲＡＮＳＩＳＴＯＲＳ，ＡＮＤ ＲＥＬＡＴＥＤ ＭＥＴＨＯＤＳ ＦＯＲ ＣＯＮＴＡＣＴＩＮＧ ＭＥＴＡＬ ＯＸＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ」という名称の米国特許出願第１６／１１８，０６４号の優先権を主張するものであり、この出願は、上記米国仮特許出願の通常の変更である。
本開示は、様々な実施形態においては、一般にメモリ・デバイス設計および製造の分野に関する。より詳細には、本開示は、メモリ・セルおよびデバイスの設計および製造、このようなセル、ならびにこのようなセルを組み込んだシステムに関する。
トランジスタは、様々な異なる半導体デバイスに利用することができる。例えばメモリ・セルに利用されるトランジスタは、当技術分野では「アクセス・トランジスタ」と呼ぶことができる。トランジスタは、従来、一対のソース／ドレイン領域とゲートとの間にチャネル領域を含み、ゲートは、チャネル領域を介してソース／ドレイン領域を互いに電気接続するように構成される。チャネル領域は、通常、半導体材料で形成されるが、他の材料も同じく使用されている。
コンデンサを充電し、放電させ、読み出し、あるいは再充電するために、トランジスタを選択的に「オン」状態にすることができ、この「オン」状態では、トランジスタのチャネル領域を介してソース領域とドレイン領域の間に電流が流れる。トランジスタは、選択的に「オフ」状態にすることができ、この「オフ」状態では、電流の流れは実質的に停止する。理想的には、オフ状態で、コンデンサは、変化することなくその電荷を保持することになる。しかしながら従来の揮発性メモリ・セルのコンデンサは、常に電流の放電に遭遇する。したがって「オフ」状態であっても、従来の揮発性メモリ・セルは、依然としてコンデンサからのある程度の電流の流れをこうむることがしばしばである。このオフ状態漏れ電流は、当業界では閾値下漏れ電流として知られている。
閾値下漏れ電流を考慮するために、また、メモリ・セルのコンデンサをその意図した論理値に対応する適切な電荷に維持するために、従来の揮発性メモリ・セルは頻繁にリフレッシュされる。また、閾値下漏れ電流は、メモリ・デバイス内のメモリ・セルのアレイの製造および構成に同じく影響を及ぼし得る。メモリ・セルの閾値下漏れ電流率、リフレッシュ率、セル・サイズおよび熱バジェットは、しばしば、メモリ・デバイスに組み込まれる不揮発性メモリ・セルおよびセルのアレイの設計、製造および使用における重要な考察事項である。
本開示の実施形態によるトランジスタの略断面正面図である。 図１Ａの略断面斜視図である。 本開示の様々な実施形態による垂直薄膜トランジスタの略断面正面図である。 本開示の様々な実施形態による垂直薄膜トランジスタの略断面正面図である。 本開示の様々な実施形態による垂直薄膜トランジスタの略断面正面図である。 本開示の様々な実施形態による垂直薄膜トランジスタの略断面正面図である。 本開示の実施形態によるアレイの略斜視図である。 薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。 薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。 薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。 薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。 薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。 薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。 薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。 薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。 薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。 薄膜トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示す図である。 本開示の実施形態による、平面構成で構成されたアクセス・トランジスタの略断面正面図である。 本開示の実施形態による、平面構成で構成されたアクセス・トランジスタの略断面正面図である。 様々なゲート電圧を印加した場合のトランジスタの駆動電流ＩＤを示すグラフである。 様々なゲート電圧を印加した場合のトランジスタの駆動電流ＩＤを示すグラフである。 様々なドレイン電圧を印加した場合のトランジスタの駆動電流ＩＤを示すグラフである。 様々なドレイン電圧を印加した場合のトランジスタの駆動電流ＩＤを示すグラフである。 本明細書において説明されている１つまたは複数の実施形態のメモリ・アレイを含む半導体デバイスの簡易ブロック図である。 本明細書において説明されている１つまたは複数の実施形態に従って実現されるシステムの簡易ブロック図である。
いくつかの実施形態では、半導体デバイスはトランジスタを含む。トランジスタは、ゲート電極と、ドレイン・コンタクトと、ソース・コンタクトと、ドレイン・コンタクトおよびソース・コンタクトと動作可能に結合された酸化物半導体材料を含むチャネル領域とを含む。ドレイン・コンタクトまたはソース・コンタクトのうちの少なくとも一方は、チャネル領域と非ショットキー界面を形成する材料を含む。
他の実施形態では、半導体デバイスはトランジスタを含む。トランジスタは、酸化物半導体材料を含むチャネル材料と、ゲート電極と、チャネル材料の互いに反対側の端部と動作可能に結合されたドレイン・コンタクトおよびソース・コンタクトとを含む。ドレイン・コンタクトまたはソース・コンタクトのうちの少なくとも一方は、チャネル材料と非ショットキー界面を形成する導電性材料を含む。
さらに他の実施形態では、トランジスタを形成する方法は、第１の導電性材料を含むソース・コンタクトを形成することと、第２の導電性材料を含むドレイン・コンタクトを形成することと、第１の界面でソース・コンタクトと結合され、また、第２の界面でドレイン・コンタクトと結合された酸化物半導体材料を含むチャネル領域を形成することであって、第１の界面または第２の界面のうちの少なくとも一方は、チャネル材料と、ソース・コンタクトまたはドレイン・コンタクトのそれぞれの導電性材料とによって形成される非ショットキー界面であることとを含む。
メモリ構造、メモリ・セル、このようなメモリ・セルを含むアレイ、メモリ・デバイス、スイッチング・デバイス、およびこのようなアレイを含む他の半導体デバイス、このようなアレイを含むシステムに組み込むことができるような薄膜トランジスタが開示され、また、このようなメモリ構造を製造し、かつ、使用するための方法が同じく開示される。本開示の実施形態は、様々な異なるメモリ・セル（例えば揮発性メモリ、不揮発性メモリ）および／またはトランジスタ構成を含む。非制限の実施例は、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、フラッシュ・メモリ、抵抗性ランダム・アクセス・メモリ（ＲｅＲＡＭ）、導電性ブリッジ・ランダム・アクセス・メモリ（導電性ブリッジＲＡＭ）、磁気抵抗性ランダム・アクセス・メモリ（ＭＲＡＭ）、位相変化材料（ＰＣＭ）メモリ、位相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）、回転トルク伝達ランダム・アクセス・メモリ（ＳＴＴＲＡＭ）、酸素空孔ベース・メモリ、プログラマブル導体メモリ、強誘電性ランダム・アクセス・メモリ（ＦＥ－ＲＡＭ）、基準電界効果トランジスタ（ＲＥ－ＦＥＴ）、等々を含む。
いくつかのメモリ・デバイスは、追加導電性線（例えばビット線などのデータ線）に対して直角をなして（例えば直交して）展開している導電性線（例えば語線などのアクセス線）を含む交点アーキテクチャで配置されたメモリ・セルを示すメモリ・アレイを含む。メモリ・アレイは二次元（２Ｄ）であってもよく、したがってメモリ・セルの単一のデッキ（例えば単一のティア、単一のレベル）を示し、あるいは三次元（３Ｄ）であってもよく、したがってメモリ・セルの複数のデッキ（例えば複数のレベル、複数のティア）を示す。選択デバイスを使用して、３Ｄメモリ・アレイの特定のメモリ・セルを選択することができる。実施形態は、さらに、非アクセス・デバイス実施態様に利用される薄膜トランジスタを含むことができる。その非制限の実施例は、デッキ・セレクタ・デバイス、配線工程（ＢＯＥＬ）経路指定セレクタ・デバイス、等々を含む。
本開示の実施形態は、垂直方向に配向されたトランジスタ、水平方向に配向されたトランジスタ（すなわちプレーナ）、等々を含む異なる構成のトランジスタ（例えば薄膜トランジスタ（ＴＦＴ））を含むことができる。メモリ・セルは、酸化物半導体材料を使用して形成されたチャネル領域を有するアクセス・トランジスタを含む。例えばいくつかの実施形態では、チャネル領域は非晶質酸化物半導体を使用して形成することができる。非制限の実施例は、ＺＴＯ、ＩＺＯ、ＺｎＯｘ、ＩＧＺＯ、ＩｎＯｘ、Ｉｎ２Ｏ３、ＳｎＯ２、ＴｉＯｘ、ＺｎｘＯｙＮｚ、ＭｇｘＺｎｙＯｚ、ＩｎｘＺｎｙＯｚ、ＩｎｘＧａｙＺｎｚＯａ、ＺｒｘＩｎｙＺｎｚＯａ、ＨｆｘＩｎｙＺｎｚＯａ、ＳｎｘＩｎｙＺｎｚＯａ、ＡｌｘＳｎｙＩｎｚＺｎａＯｄ、ＳｉｘＩｎｙＺｎｚＯａ、ＺｎｘＳｎｙＯｚ、ＡｌｘＺｎｙＳｎｚＯａ、ＧａｘＺｎｙＳｎｚＯａ、ＺｒｘＺｎｙＳｎｚＯａ、ＩｎＧａＳｉＯおよび他の同様の材料を含むことができる。
トランジスタは、障壁酸化物を有するショットキー界面とは異なり、チャネル材料と非ショットキー界面を形成する材料から形成されるソース・コンタクトおよび／またはドレイン・コンタクトを含む。アクセス・トランジスタを有する、チャネル領域が酸化物半導体材料で形成されたメモリ・セルは、高いセルおよびデバイス実装密度に適応することができ、また、セルのそれほど頻繁ではないリフレッシングに適応することができる。本開示の実施形態の構造は比較的低い温度で形成することができ、それが、交点メモリ・アレイ構造を含むスタック・アレイ構造における製造に対して、この構造を導電性にしている。
本明細書において使用されているように、「基板」という用語は、ベース材料、またはメモリ・セル内の構成要素などの構成要素がその上に形成される構造物を意味し、また、それらを含む。基板は、半導体基板、支持構造上のベース半導体層、金属電極、あるいは１つまたは複数の層、構造または領域がその上に形成された半導体基板であってもよい。本明細書において説明され、また、例証される材料は層として形成することができるが、材料はそれらに限定されず、また、他の三次元構成で形成することも可能である。基板は、従来のシリコン基板であっても、あるいは半導電性材料の層を含む他のバルク基板であってもよい。本明細書において使用されているように、「バルク基板」という用語は、シリコン・ウェーハだけでなく、サファイア上シリコン（「ＳＯＳ」）基板またはガラス上シリコン（「ＳＯＧ」）基板などの絶縁体上シリコン（「ＳＯＩ」）基板、ベース半導体基礎、またはケイ素－ゲルマニウム（Ｓｉ１－ｘＧｅｘ、ｘは例えば０．２と０．８の間のモル分率であってもよい）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）またはリン化インジウム（ＩｎＰ）などの他の半導体あるいは光電子材料上のシリコンのエピタキシャル層を意味し、また、それらを含む。基板はドープすることができ、あるいはドープしなくてもよい。さらに、以下の説明の中で「基板」が参照されている場合、先行するプロセス・ステージを利用して、領域または接合がベース半導体構造または基礎中に形成されていてもよい。
本明細書において使用されているように、「真下」、「下方」、「下部」、「底部」、「上方」、「上部」、「頂部」、「前方」、「後方」、「左側」、「右側」、等々などの空間的相対用語は、説明を容易にして、図に示されている別の要素または機構に対する１つの要素または機構の関係を記述するために使用することができる。特に明記されていない限り、空間的相対用語には、図に示されている配向に加えて、使用中または動作中におけるデバイスの異なる配向を包含することが意図されている。例えば図におけるあるデバイスが上下逆さまにされると、他の要素または機構の「下方」または「真下」あるいは「下側」もしくは「底部の」として説明されている要素は、今度は、上記他の要素または機構の「上方」または「頂部に」配向されることになる。したがって「下方」と言う用語は、その用語が使用されている、当業者には明らかである文脈に応じて上方および下方の両方の配向を包含することができる。デバイスはそれ以外の配向も可能であり（９０度回転させることができ、あるいは他の配向で配向することができ）、また、本明細書において使用される空間的相対記述子はそれに応じて解釈される。さらに、別の要素の「上」または「真上」に存在している要素に対する参照は、他の要素の頂部に直接存在し、他の要素に直接隣接し、他の要素の真下に直接存在し、あるいは他の要素と直接接触している要素を意味し、また、それを含む。また、それは、他の要素の頂部に間接的に存在し、他の要素に間接的に隣接し、他の要素の真下に間接的に存在し、あるいは他の要素の近傍に存在し、それらの間に他の要素が存在する要素を同じく含む。それとは対照的に、別の要素「の上に直接」存在しているものとして要素が参照されている場合、介在する要素は存在しない。
本明細書において使用されているように、単数形の表現には、単数形であることを文脈が明確に示していない限り、複数形の表現を同じく含むことが意図されている。さらに、本明細書における、「第１の」、「第２の」、等々などの指定を使用した要素に対するすべての参照は、このような制限が明確に言及されていない限り、これらの要素の量または順序を制限しないことを理解されたい。これらの指定は、本明細書においてはむしろ２つ以上の要素を区別し、あるいは要素の２つ以上の実例を区別する便利な方法として使用され得る。したがって第１の要素および第２の要素に対する参照は、２つの要素のみを使用することができること、あるいは第１の要素は、何らかの方法で第２の要素に先行しなければならないことを意味していない。また、一組の要素は、そうではないことが言及されていない限り、１つまたは複数の要素を含むことができる。
本明細書において使用されているように、「および／または」は、リストに挙げられている関連する項目のうちの１つまたは複数の任意の組合せおよびあらゆる組合せを含む。
本明細書において使用されているように、「構成された」という用語は、サイズ、形状、材料組成、および構造および装置のうちの１つまたは複数の動作を所定の方法で容易にする、少なくとも１つの構造および少なくとも１つの装置のうちの１つまたは複数の配置を意味している。
本明細書において使用されているように、所与のパラメータ、特性または条件に対する参照における「実質的に」という用語は、その所与のパラメータ、特性または条件が許容可能な製造公差内などの分散の程度と合致することを当業者が理解するであろう程度を意味し、また、それを含む。一例として、実質的に合致する特定のパラメータ、特性または条件に応じて、パラメータ、特性または条件は、少なくとも９０．０％合致、少なくとも９５．０％合致、少なくとも９９．０％合致、さらには少なくとも９９．９％合致であってもよい。
本明細書において提示される図解は、何らかの特定の構成要素、構造、デバイスまたはシステムの実際の図であることを意味しているのではなく、本開示の実施形態を説明するために使用される単なる描写にすぎない。実施形態は、本明細書においては、略図である断面図を参照して説明される。したがって例えば製造技法および／または製造公差の結果として、図解の形状からの変化が予想されることになる。したがって本明細書において説明される実施形態は、図解されている特定の形状または領域に限定されるものとしてではなく、例えば製造に起因する形状の逸脱を含むものとして解釈すべきである。例えば箱形として図解され、あるいは説明されている領域は、通常、粗い、および／または非線形の機構を有し得る。さらに、図解されている鋭角は丸くすることも可能である。したがって図に示されている領域は、その性質が概略的なものであり、それらの形状には、領域の正確な形状を図解することは意図されておらず、また、本特許請求の範囲を制限しない。以下、図面を参照するが、同様の数表示は、すべての図を通して同様の構成要素を表している。図面は、様々な材料に対して、必ずしもスケール通りに、あるいは比例して描かれていない。
以下の説明は、開示されるデバイスおよび方法の実施形態についての完全な説明を提供するために、材料タイプおよび処理条件などの特定の詳細を提供している。しかしながら当業者は、デバイスおよび方法の実施形態は、これらの特定の詳細を使用することなく実践することができることを理解するであろう。実際、デバイスおよび方法の実施形態は、当業界で使用されている従来の半導体製造技法に関連して実践することができる。
本明細書において説明される製造プロセスは、半導体デバイス構造を処理するための完全なプロセス・フローを形成していない。プロセス・フローの残りの部分は当業者には周知である。したがって本明細書においては、本発明のデバイスおよび方法の実施形態を理解するために必要な方法および半導体デバイス構造のみが説明される。そうではないことを文脈が示していない限り、本明細書において説明される材料は、それらに限定されないが、スピン塗布方式、ブランケット塗布方式、化学気相堆積法（「ＣＶＤ」）、原子層堆積法（「ＡＬＤ」）、プラズマ増速法ＡＬＤまたは物理気相堆積法（「ＰＶＤ」）を含む任意の適切な技法によって形成することができる。別法としては、イン・サイチュで材料を成長させることも可能である。当業者は、形成する特定の材料に応じて、材料を堆積または成長させるための技法を選択することができる。そうではないことを文脈が示していない限り、本明細書において説明される材料の除去は、それらに限定されないが、エッチング、研磨平坦化または他の知られている方法を含む任意の適切な技法によって達成することができる。
メモリ・セルが開示される。メモリ・セルは、トランジスタと、トランジスタと動作可能に結合された記憶素子とを含む。トランジスタは、ゲート電極と、ドレイン・コンタクトを含むドレイン領域と、ソース・コンタクトを含むソース領域と、ドレイン・コンタクトおよびソース・コンタクトと動作可能に結合された酸化物半導体材料を含むチャネル領域とを含み、また、ドレイン・コンタクトまたはソース・コンタクトのうちの少なくとも一方は、チャネル材料と非ショットキー界面を形成する材料を含む。
図１Ａは、本開示の実施形態による薄膜トランジスタ１１６の略断面正面図である。図１Ｂは、図１Ａの薄膜トランジスタ１１６の断面斜視図である（図解を分かり易くするために、第１の絶縁性材料１２２は図１Ｂには示されていない）。図１Ａおよび図１Ｂは、本明細書においては一緒に参照されることになる。いくつかの実施形態では、トランジスタ１１６はメモリ構造内に組み込まれている。例えばトランジスタ１１６は、記憶素子に蓄積された電荷の読出しおよび／または書込み操作を可能にするためにトランジスタ１１６に結合された記憶素子を含むメモリ・セル内に組み込まれたアクセス・トランジスタであってもよい。記憶素子は、当技術分野で知られている様々な記憶素子（例えばコンデンサ）に従って構成することができる。例えばトランジスタ１１６は、３Ｄ交点メモリ・アレイ内などのメモリ・デバイス（例えばＲＲＡＭ（登録商標）デバイスなどの抵抗可変メモリ・デバイス、ＣＢＲＡＭデバイス、ＭＲＡＭデバイス、ＰＣＭメモリ・デバイス、ＰＣＲＡＭデバイス、ＳＴＴＲＡＭデバイス、酸素空孔ベース・メモリ・デバイスおよび／またはプログラマブル導体メモリ・デバイス）内のアクセス・トランジスタまたは他のセレクタ・デバイスとして組み込むことができる。
トランジスタ１１６は、基板１１２によって支持されたソース領域１２０、ドレイン領域１５０およびチャネル領域１４４を含む。記憶素子１５２は、ソース領域１２０の上に配置されている。チャネル領域１４４は、基板１１２の主表面１１４から実質的に垂直に展開し得る。言い換えるとトランジスタ１１６は、垂直アクセス・トランジスタ（すなわち垂直配向のトランジスタ）であってもよい。チャネル領域１４４は、ソース領域１２０のソース・コンタクト１０２とドレイン領域１５０のドレイン・コンタクト１０４の間に配置されたチャネル材料１４２を含む。したがってチャネル領域１４４は、ソース領域１２０およびドレイン領域１５０の両方と動作接続している。トランジスタ１１６のチャネル領域１４４を形成しているチャネル材料１４２も同じく基板１１２によって支持され得る。チャネル材料１４２は酸化物半導体材料を使用して形成することができる。例えばいくつかの実施形態では、チャネル領域は非晶質酸化物半導体を使用して形成することができる。非制限の実施例は、ＺＴＯ、ＩＺＯ、ＺｎＯｘ、ＩＧＺＯ、ＩｎＯｘ、Ｉｎ２Ｏ３、ＳｎＯ２、ＴｉＯｘ、ＺｎｘＯｙＮｚ、ＭｇｘＺｎｙＯｚ、ＩｎｘＺｎｙＯｚ、ＩｎｘＧａｙＺｎｚＯａ、ＺｒｘＩｎｙＺｎｚＯａ、ＨｆｘＩｎｙＺｎｚＯａ、ＳｎｘＩｎｙＺｎｚＯａ、ＡｌｘＳｎｙＩｎｚＺｎａＯｄ、ＳｉｘＩｎｙＺｎｚＯａ、ＺｎｘＳｎｙＯｚ、ＡｌｘＺｎｙＳｎｚＯａ、ＧａｘＺｎｙＳｎｚＯａおよびＺｒｘＺｎｙＳｎｚＯａ、ＩｎＧａＳｉＯおよび他の同様の材料を含むことができる。
上で考察したように、ソース領域１２０は、ソース領域１２０およびチャネル領域１４４が動作可能に結合されるよう、チャネル領域１４４と基板１１２の間に配置されたソース・コンタクト１０２を含む。また、ソース領域１２０は、基板１１２の主表面１１４に最も近い基板１１２の上に配置された第１の導電性材料１１８を同じく含むことができる。いくつかの実施形態では、第１の導電性材料１１８は、基板１１２の主表面１１４の大半にわたって（例えば全体に）配置することができる。別法としては、第１の導電性材料１１８は、基板１１２内に形成することも可能であり、第１の導電性材料１１８の上部表面が基板１１２の主表面１１４によって画定される平面と同じ平面を占有する。いくつかの実施形態では、第１の導電性材料１１８と基板１１２の間に１つまたは複数の障壁材料を提供することができる。
ソース・コンタクト１０２は、少なくとも部分的にチャネル材料１４２と直接接触することができる。ソース・コンタクト１０２は、障壁酸化物とではなく、チャネル材料１４２と非ショットキー界面を形成する材料から形成することができる。言い換えるとチャネル材料１４２とソース・コンタクト１０２の組合せは、従来のメモリ・セルに典型的に存在しているショットキー障壁効果を小さくすることができる。したがってより低いＶＤＳで駆動電流を大きくすることができる。例えばソース・コンタクト１０２とチャネル材料１４２の間の接触は、その非ショットキー界面として導電性酸化物を形成することができる。いくつかの実施形態では、ソース・コンタクト１０２はルテニウム（Ｒｕ）から形成することができる。チャネル材料１４２およびＲｕソース・コンタクト１０２によって形成される界面は、導電性であるＲｕ酸化物であってもよい。他の実施形態では、ソース・コンタクト１０２は、酸化インジウム・スズ（ＩＴＯ）、または選択されたチャネル材料１４２と組み合わされると非ショットキー界面を形成する他の材料から形成することができる。チャネル材料１４２およびＩＴＯソース・コンタクト１０２によって形成される界面は、導電性であるＩＴＯ酸化物であってもよい。別の実施形態では、ソース・コンタクト１０２とチャネル材料１４２の間の接触は、ソース・コンタクト１０２がチャネル材料１４２の酸化物半導体材料と接触すると、その非ショットキー界面のためのあらゆる界面酸化物を少なくする（例えば除去する）界面を形成することができる。これらの実施例は、チャネル領域と酸化してソース領域のためのショットキー障壁を形成する材料（例えばＷ）を含む従来のメモリ・セルとは対照的である。例えばソース材料１０２としてＲｕが使用される場合、Ｒｕは酸素に対してより弱い親和性を有し得るため、例えば酸素がチャネル材料１４２からＷ中へ移動し、Ｗ界面の近傍でＩｎおよびＺｎ濃度が減少するＷなどの従来の接触材料と比較すると、界面酸化物を低減することができる。したがってＲｕとチャネル領域１４２の間の界面は、Ｗとチャネル領域１４２の間のより拡散した界面と比較すると、より鋭くすることができる。
ドレイン領域１５０は、ドレイン領域１５０およびチャネル領域１４４が動作可能に結合されるよう、チャネル領域１４４の上に配置されたドレイン・コンタクト１０４を含む。また、ドレイン領域１５０は第２の導電性材料１４８を同じく含むことができる。チャネル領域１４４が基板１１２の主表面１１４に対して垂直に配置される実施形態では、ドレイン・コンタクト１０４および第２の導電性材料１４８は、チャネル領域１４４の頂上に形成することができる。
ドレイン・コンタクト１０４は、少なくとも部分的にチャネル材料１４２と直接接触することができる。ソース・コンタクト１０２と同様、ドレイン・コンタクト１０４も、障壁酸化物とではなく、チャネル材料１４２と非ショットキー界面を形成する材料から形成することができる。いくつかの実施形態では、ドレイン・コンタクト１０４はルテニウム（Ｒｕ）から形成することができる。他の実施形態では、ドレイン・コンタクト１０４は、酸化インジウム・スズ（ＩＴＯ）、または選択されたチャネル材料１４２との組合せで導電性酸化物を形成する他の材料から形成することができる。例えばドレイン・コンタクト１０４とチャネル材料１４２の間の接触は、その非ショットキー界面として導電性酸化物を形成することができる。いくつかの実施形態では、ドレイン・コンタクト１０４はルテニウム（Ｒｕ）から形成することができる。チャネル材料１４２およびＲｕドレイン・コンタクト１０４によって形成される界面は、導電性であるＲｕ酸化物であってもよい。他の実施形態では、ドレイン・コンタクト１０４は、酸化インジウム・スズ（ＩＴＯ）、または選択されたチャネル材料１４２と組み合わされると非ショットキー界面を形成する他の材料から形成することができる。チャネル材料１４２およびＩＴＯドレイン・コンタクト１０４によって形成される界面は、導電性であるＩＴＯ酸化物であってもよい。別の実施形態では、ドレイン・コンタクト１０４とチャネル材料１４２の間の接触は、ドレイン・コンタクト１０４がチャネル材料１４２の酸化物半導体材料と接触すると、その非ショットキー界面のためのあらゆる界面酸化物を少なくする（例えば除去する）界面を形成することができる。これらの実施例は、チャネル領域と酸化してソース領域のためのショットキー障壁を形成する材料（例えばタングステン）を含む従来のメモリ・セルとは対照的である。
第２の導電性材料１４８は、ゲート電極１２６の第３の導電性材料１２４と平行の線で提供することができる。第２の導電性材料１４８は、例えば複数のメモリ・セル１１０を第２の導電性材料１４８で形成しなければならない場合、整列したセグメント（例えば図４に示されているように）で形成することができる。第２の導電性材料１４８の整列した個々のセグメントは、個別のメモリ・セル１１０のドレイン領域１５０を形成することができる。第２の導電性材料１４８をセグメント化することにより、第２の導電性材料１４８の個々のセグメントを互いに電気的に隔離することができる。
第１の導電性材料１１８および第２の導電性材料１４８の各々は、１つの金属、金属の混合物または異なる金属の層で形成することができる。例えばそれらに限定されないが、第１の導電性材料１１８および／または第２の導電性材料１４８は、窒化チタン、銅、タングステン、窒化タングステン、モリブデン、他の導電性材料およびそれらの任意の組合せで形成することができる。いくつかの実施形態では、導電性材料１１８、１４８は、ドープされた半導体材料（例えばドープされたポリシリコン）から形成することができる。
チャネル材料１４２は、さらに、少なくとも部分的に、図１Ａに示されている（図１Ｂには示されていない）第１の絶縁性材料１２２内に置くことも可能である。第１の絶縁性材料１２２は、チャネル材料１４２を取り囲み、かつ、支持することができる。第１の絶縁性材料１２２は従来の層間誘電材料であってもよい。第２の絶縁性材料１４０は、チャネル材料１４２の側壁に沿って提供することができ、また、第３の導電性材料１２４で形成されたゲート電極１２６からチャネル材料１４２を隔離することができる。第２の絶縁性材料１４０は、酸化物（例えば二酸化ケイ素）などの従来のゲート絶縁体材料で形成することができる。ゲート電極１２６の第３の導電性材料１２４は、１つの金属から、金属の混合物から、または異なる金属の層から形成することができる。例えばそれには限定されないが、ゲート電極１２６の第３の導電性材料１２４は窒化チタンで形成することができる。障壁材料（図示せず）は、ゲート電極１２６と周囲の構成要素の間に提供することができる。ゲート電極１２６を形成している第３の導電性材料１２４は、第１の絶縁性材料１２２によって第１の導電性材料１１８から隔離することができる。
ゲート電極１２６は、トランジスタ１１６がイネーブル（すなわち「オン」）されると、チャネル領域１４４と動作的に相互接続して、チャネル領域１４４を通って流れる電流を選択的に許容するように構成される。しかしながらトランジスタ１１６がディセーブル（すなわち「オフ」）されると、矢印１４６で示されているようにドレイン領域１５０からソース領域１２０へ電流がリークし得る。ゲート電極１２６は、データ／知覚線（例えばビット線）として構成することができる第１の導電性材料１１８に対して直角に配置されたアクセス線（例えば語線）として構成することができる。
記憶素子（図示せず）は、トランジスタ１１６と動作連絡してメモリ・セルを形成することができる。当業者に知られている様々な構成の記憶素子が企図されている。例えば記憶素子（例えばコンデンサ）は、コンテナ構造、プレーナ構造、等々として構成することができる。したがってメモリ・セルが開示される。メモリ・セルは、ソース領域、ドレイン領域およびチャネル領域を含むトランジスタを含み、チャネル領域は、ソース領域のソース・コンタクトとドレイン領域のドレイン・コンタクトの間に配置された酸化物半導体材料を含む。ソース・コンタクトおよびドレイン・コンタクトは、上で考察したように障壁酸化物とではなく、チャネル材料１４２と非ショットキー界面を形成する材料から形成することができる。メモリ・セルは、トランジスタと動作連絡する記憶素子をさらに含む。
トランジスタ１１６を動作させる方法が同じく開示される。動作中、トランジスタ１１６は、ソース領域１２０からドレイン領域１５０へチャネル領域１４４を通って流れる電流を許容するために、選択的に「オン」状態にする（すなわちイネーブルする）ことができる。また、トランジスタ１１６は、チャネル領域１４４を通って流れる電流を実質的に停止するために、選択的に「オフ」状態にする（すなわちディセーブルする）ことも可能である。選択デバイスと共に組み込まれる場合、トランジスタ１１６のイネーブリングまたはディセーブリングは、所望の構造に接続し、あるいは開放することができる。アクセス・トランジスタとして組み込まれる場合、トランジスタ１１６は、特定の動作（例えば読出し、書込み、等々）の間、記憶素子へのアクセスをイネーブルすることができる。しかしながら電流は、記憶素子から「オフ」状態のチャネル領域１４４を通って矢印１４６の方向、および／または他の方向に「リーク」し得る。メモリ・セルのリフレッシングは、適切な二進値（例えば０または１）に対応する電荷に記憶素子を回復するために、個々のメモリ・セルの読出しおよび再充電を含むことができる。
図１Ａおよび図１Ｂに示されているように、ソース・コンタクト１０２は、ソース・コンタクト１０２が第１の導電性材料１１８の主表面から突出してチャネル材料１４２と接触するよう、第１の導電性材料１１８の頂部に配置することができる。ドレイン・コンタクト１０４は、チャネル材料１４２の頂部に配置することができる。ソース・コンタクト１０２およびドレイン・コンタクト１０４は、チャネル材料１４２のそれぞれの端部全体に沿って展開することができる。したがってソース・コンタクト１０２およびチャネル材料１４２の第１の端部は非ショットキー界面を形成することができ、また、ドレイン・コンタクト１０４およびチャネル材料１４２の第２の端部も非ショットキー界面を形成することができる。いくつかの実施形態では、ソースまたはドレインのうちの一方のみが非ショットキー界面を提供する接触を含むことができる。例えばいくつかの実施形態はソース・コンタクト１０２を含むことができるが、ドレイン・コンタクト１０４を含むことはできず、また、その逆も同様である。したがって第１の界面は非ショットキー界面を形成することができ、また、第２の界面は障壁酸化物（すなわちショットキー界面）を形成することができる。追加構成も同じく企図されている。
例えば図２に示されているように、ソース・コンタクト２０２は、少なくとも部分的に第１の導電性材料１１８内の、チャネル材料１４２の下方に埋め込むことができる（例えばインサートとして）。また、ドレイン・コンタクト２０４も同じく少なくとも部分的に第２の導電性材料１４８内に埋め込むことができる。言い換えると第２の導電性材料１４８は、複数の面で少なくとも部分的にドレイン・コンタクト１０４を取り囲むように形成することができる。
図３に示されているように、第１の導電性材料１１８の上に配置されたソース・コンタクト３０２は、第１の導電性材料１１８と同じ広がりを有している。したがってソース・コンタクト３０２は、より大きいメモリ・アレイの少なくとも１つの隣り合うメモリ・セルと共有され得る。例えばソース・コンタクト３０２のために使用される材料は、いくつかの実施形態では、第１の導電性材料１１８全体に沿って連続的に置くことができる。
図４に示されているように、メモリ・セル１１０は、第１の導電性材料または第２の導電性材料を含んでいなくてもよい。このような実施形態では、ソース・コンタクト４０２は、他の実施形態の第１の導電性材料に取って代わるように構成することができ、また、ドレイン・コンタクト４０４は、他の実施形態の第２の導電性材料に取って代わるように構成することができる。言い換えるとソース・コンタクト４０２のために使用される材料は、データ／知覚線（例えばビット線）のために使用することができる。同様に、ドレイン・コンタクト４０４のために使用される材料はドレイン領域１５０のために使用することができる。
図１Ａ、図１Ｂおよび図２から図４に示されているように、ゲート電極１２６は、チャネル材料１４２の側壁のうちの一方に沿って通っている片面ゲートを含むことができる。他の構成も同じく企図されている。例えば図５に示されているように、ゲート電極１２６は、チャネル材料１４２の側壁の各々の少なくとも一部に沿って電極が提供された両面ゲートを含むことができる。いくつかの実施形態では、ゲート電極１２６は、チャネル材料１４２の両側壁および前面壁または背面壁の各々の少なくとも一部に沿って電極が提供された３面ゲートを含むことができる。したがってゲート電極１２６は「Ｕ」ゲートとして構成することができる。さらに他の実施形態では、ゲート電極１２６は、チャネル材料１４２の両側壁、前面壁および背面壁の各々を共形で覆う取巻きゲートを含むことができる。さらに他の実施形態では、ゲート電極１２６は、チャネル材料１４２の両側壁、前面壁および背面壁の各々の一部のみを取り囲むリング・ゲートを含むことができる。様々な構成のゲート電極１２６の形成は、当技術分野で知られている技法に従って達成することができる。したがってこれらの他の構成を形成するための詳細は、本明細書においては提供されない。
図６は、本開示の実施形態によるメモリ・アレイ６００のためのアクセス・トランジスタとして利用することができるトランジスタ１１６の略斜視図である。トランジスタ１１６は、メモリ・セルを形成するために対応する記憶素子（便宜のために示されていない）に結合することができる。上で考察したように、当業者には明らかであるように様々な構成の記憶素子が企図されている。個々のメモリ・セル１１０は、その側面の寸法に従ってセル面積を画定している。個々の側面はセル側面寸法を有することができる。セルは、等しい幅および長さのセル側面寸法を有することができる。個々のメモリ・セル１１０のコンデンサの寸法は比較的小さくすることができ、また、メモリ・セル１１０は、互いに密に実装することができる。いくつかの実施形態では、本開示の個々のメモリ・セル１１０のセル側面寸法は、２Ｆに実質的に等しいか、またはそれ未満であってもよく、Ｆは、当技術分野では、従来の製造技法によって製造することができる最も小さい機構サイズとして知られている。したがって個々のメモリ・セル１１０のセル面積は、実質的に４Ｆ２に等しくすることができる。
メモリ・アレイ６００は、同じ水平平面内の行および列で整列したメモリ・セル１１０を含むことができる。個々のトランジスタ１１６のソース領域１２０を形成している第１の導電性材料１１８は、個々のトランジスタ１１６のチャネル領域１４４を形成しているチャネル材料１４２に対して直角に配置することができる。同様に、個々のトランジスタ１１６のドレイン領域１５０を形成している第２の導電性材料１４８は、個々のトランジスタ１１６のチャネル領域１４４を形成しているチャネル材料１４２に対して直角に配置することができる。個々のメモリ・セル１１０は、酸化物半導体材料を含むチャネル材料１４２で形成されたチャネル領域１４４を含むことができる。また、個々のメモリ・セル１１０は、従来のデバイスと比較してショットキー障壁を低くするためにチャネル材料１４２と結合するソース・コンタクト１０２および／またはドレイン・コンタクト１０４を同じく含むことができる。
第２の絶縁性材料１４０およびゲート電極１２６は、チャネル材料１４２に対して平行に、また、第１の導電性材料１１８および第４の導電性材料１５８に対して直角に配置することができる。特定の行内の複数のメモリ・セル１１０は、同じゲート電極１２６、第２の絶縁性材料１４０およびチャネル材料１４２と動作連絡することができる。したがって例えば第１のメモリ・セル１１０のチャネル領域１４４と動作連絡しているゲート電極１２６は、第１のメモリ・セル１１０の隣の第２のメモリ・セル１１０のチャネル領域１４４と同じく動作連絡することができる。相応じて、特定の列内の複数のメモリ・セル１１０は、同じ第１の導電性材料１１８および第４の導電性材料１５８と動作連絡することができる。
トランジスタ、メモリ・セル、メモリ・アレイまたは他のメモリ構造を形成する方法が同じく開示される。方法は、基板によって支持されたトランジスタを形成することを含み、トランジスタを形成することは、第１の導電性材料を含むソース・コンタクトを含むソース領域を形成することと、第２の導電性材料を含むドレイン・コンタクトを含むドレイン領域を形成することと、ソース・コンタクトとの第１の界面でソース領域と結合され、また、ドレイン・コンタクトとの第２の界面でドレイン領域と結合された酸化物半導体材料を含むチャネル領域を形成することであって、第１の界面または第２の界面のうちの少なくとも一方は、チャネル材料と、ソース・コンタクトまたはドレイン・コンタクトのそれぞれの導電性材料とによって形成される非ショットキー界面であることとを含む。
図７Ａから図７Ｊは、トランジスタを形成する方法の開示される実施形態による製造プロセスの様々なステージを示したものである。この方法は、上で考察し、また、図１Ａおよび図１Ｂに示されているようなメモリ・セル１１０の製造をもたらすことができる。図７Ａから図７Ｊによって示されている製造プロセスは、本明細書においては、トランジスタまたはメモリ構造を形成するための方法の非制限の実施例として説明されている。当業者に知られている、トランジスタを形成するための様々な他の製造プロセスが同じく企図されている。
とりわけ図７Ａを参照すると、方法は、主表面１１４を有する基板１１２を形成することを含むことができる。基板１１２または少なくとも主表面１１４は、半導体材料（例えばシリコン）または当技術分野で知られている他の材料で形成することができる。
図７Ｂを参照すると、方法は、基板１１２によって支持された第１の導電性材料１１８を形成することを含む。第１の導電性材料１１８は、図１Ｂに示されているように、基板１１２の主表面１１４を覆っている連続層で形成することができる。第１の導電性材料１１８は、別法として、図７Ｂに示されているように、基板１１２の上または基板１１２内の細長い線として形成することも可能である。第１の導電性材料１１８の細長い線は、整列したメモリ・セル１１０のアレイ内のメモリ・セル１１０の中に含めるために導電性であってもよい。したがって１つのメモリ・セル１１０の第１の導電性材料１１８は、特定の行または列の中の他のメモリ・セル１１０まで展開することができる。第１の導電性材料１１８の複数の整列した細長い線は、平行に配置することができ、また、基板１１２の一部によって互いに分離することができる。
図７Ｂに示されているように、第１の導電性材料１１８は、第１の導電性材料１１８の頂部表面が基板１１２の主表面１１４によって画定される平面と整列するよう、基板１１２内の金属の線として形成されている。いくつかの実施形態では、方法は、基板１１２中にトレンチをエッチングすること、および第１の導電性材料１１８をトレンチ内に堆積させることを含むことができる。第１の導電性材料１１８を形成することは、第１の導電性材料１１８の頂部表面および基板１１２の主表面１１４を平坦化すること、または第１の導電性材料１１８の頂部表面のみを平坦化することをさらに含むことができる。第１の導電性材料１１８および基板１１２の平坦化は、研磨材平坦化、化学機械研磨または平坦化（ＣＭＰ）、エッチング・プロセスまたは他の知られている方法を含むことができる。
図７Ｃを参照すると、この方法は、第１の導電性材料１１８から隔離された第３の導電性材料１２４を形成することをさらに含む。第１の導電性材料１１８から隔離された第３の導電性材料１２４を形成することは、第３の導電性材料１２４が第１の絶縁性材料１２２内にフローティングで出現するように第３の導電性材料１２４を形成することを含むことができる。これらの技法は、第１の量の第１の絶縁性材料１２２を堆積させること、堆積した第１の量の第１の絶縁性材料１２２の頂部表面の上または表面の中に第３の導電性材料１２４を形成すること、および第３の導電性材料１２４を覆うために第２の量の第１の絶縁性材料１２２を加えることを含むことができる。この方法は、第２の量の第１の絶縁性材料１２２の頂部表面を平坦化することをさらに含むことができる。第２の量の第１の絶縁性材料１２２の頂部表面の平坦化は、上で言及した平坦化技法、または当業者によって選択される別の適切な技法のうちの任意の技法を使用して達成することができる。
図７Ｄおよび図７Ｅを参照すると、この方法は、第１の導電性材料１１８および第３の導電性材料１２４の一部と少なくとも部分的に境界をなす開口を形成することをさらに含む。このような開口の形成は、１つまたは複数のステージで達成することができる。開口は、図２Ｄに示されているように、第１の開口１２８を形成して第１の導電性材料１１８の一部を露出させ、次に、図２Ｅに示されているように、第２の開口１３０を形成して第３の導電性材料１２４の一部を同じく露出させることによって形成することができる。別法としては、開口は、第１の導電性材料１１８および第３の導電性材料１２４の両方を１つのステップで露出させることによって形成することも可能である。開口を形成して第１の導電性材料１１８および第３の導電性材料１２４の一部を露出させるための適切な１つまたは複数の技法の選択および実施については、当業者には理解され得る。これらの技法は、第１の開口１２８を形成して第１の導電性材料１１８の一部と接触するための第１の絶縁性材料１２２の等方性エッチングを含むことができる。技法は、その前に形成された第１の開口１２８の幅を第３の導電性材料１２４の一部が同じく露出するまで広げ、したがって第２の開口１３０を形成するための第１の絶縁性材料１２２の異方性エッチングをさらに含むことができる。例えばそれには限定されないが、第２の開口１３０は、反応性イオン・エッチ・プロセスを使用して形成することができる。
このような技法を使用して、第１の導電性材料１１８および第３の導電性材料１２４と少なくとも部分的に境界をなす開口を形成しているため、第３の導電性材料１２４は、第１の導電性材料１１８の配置からオフセットさせることができる。すなわちいくつかの実施形態では、第３の導電性材料１２４は、第１の導電性材料１１８の水平方向の側面が第３の導電性材料１２４の水平方向の側面と垂直方向に整列するよう、第１の導電性材料１１８との正確なアライメントで形成することができる。このような実施形態では、第３の導電性材料１２４は、第１の導電性材料１１８と完全に重畳し、かつ、整列することができる。他の実施形態では、第３の導電性材料１２４および第１の導電性材料１１８のうちの一方は、基板１１２の主表面１１４に対して直角の垂直方向の平面が材料１２４、１１８のうちの一方を貫通して、他の材料１１８、１２４と交差するようにもう一方と完全に重畳することができる。他の実施形態では、第３の導電性材料１２４は、第１の導電性材料１１８および第３の導電性材料１２４の両方の少なくとも一部が基板１１２の主表面１１４に対して直角の垂直方向の平面の空間を占有するよう、第１の導電性材料１１８と部分的に重畳するように形成することができる。さらに他の実施形態では、第３の導電性材料１２４は、基板１１２の主表面１１４に対して直角の垂直方向のどの平面も、第１の導電性材料１１８および第３の導電性材料１２４の両方と交差しないよう、第１の導電性材料１１８から完全にオフセットさせることができる。第１の導電性材料１１８および第３の導電性材料１２４の重畳位置または非重畳位置に無関係に、開口１３０の形成に際しては、第１の導電性材料１１８の少なくとも一部が露出され、また、第３の導電性材料１２４の少なくとも一部が露出される。
示されている実施形態によれば、形成された第２の開口１３０は、第１の導電性材料１１８の上部部分によって、第２の開口１３０の底部１３６に沿って少なくとも部分的に境界をなし、また、第３の導電性材料１２４の側面部分によって、第２の開口１３０の一方の側壁１３４に沿って少なくとも部分的に境界をなしている。片面ゲート電極１２６を含む実施形態では、第２の開口１３０は、第１の絶縁性材料１２２を貫通するトレンチを形成し、第１の導電性材料１１８および第３の導電性材料１２４の少なくとも一部を露出させることによって形成することができる。ゲート電極１２６が両面ゲート、取巻きゲート、リング・ゲートまたは「Ｕ」ゲートである実施形態などの他の実施形態では、第２の開口１３０を形成することは、第３の導電性材料１２４の中央部分を除去して、第３の導電性材料１２４を貫通する第２の開口１３０を形成することを含むことができる。このような第２の開口１３０は、第１の導電性材料１１８の上部部分によって、第２の開口１３０の底部１３６に沿って部分的に境界をなすことができ、また、第３の導電性材料１２４の側面部分によって、複数の側壁１３４に沿って境界をなすことができる。
図７Ｆを参照すると、方法は、形成された開口１３０内の第１の導電性材料１１８の頂上に配置されるソース・コンタクト１０２のための材料を形成することを含む。上で考察したように、ソース・コンタクト１０２のための材料は、ルテニウム、酸化インジウム・スズ、またはソース・コンタクト１０２と接触して形成されることになるチャネル材料と導電性酸化物界面を形成することができる他の材料を含むことができる。ソース・コンタクト１０２が少なくとも部分的に第１の導電性材料１１８内に埋め込まれる実施形態の場合、第１の導電性材料１１８は、中に形成された（例えば開口１３０を形成する時点で、あるいは先行する製造ステップで）空洞を有することができる。ソース・コンタクト１０２が第１の導電性材料１１８と同じ広がりを有する実施形態の場合、ソース・コンタクト１０２は、ソース・コンタクト１０２が第１の絶縁性材料１２２と第１の導電性材料１１８の間に配置されるよう、第１の絶縁性材料１２２の形成に先立って第１の導電性材料１１８の上に配置することができる。ソース・コンタクト１０２および第１の導電性材料１１８が個別の材料ではない実施形態の場合、ソース・コンタクト１０２は、第１の導電性材料１１８に取って代わることができる。
図７Ｇを参照すると、方法は、形成された開口１３０の側壁１３４上に第２の絶縁性材料１４０を形成することを含む。第２の絶縁性材料１４０は、酸化物などの誘電材料で形成することができる。第２の絶縁性材料１４０は、材料を側壁１３４上に共形で堆積させることによって形成することができる。例えばそれには限定されないが、第２の絶縁性材料１４０は原子層堆積法（ＡＬＤ）によって形成することができる。第２の開口１３０の側壁１３４上に第２の絶縁性材料１４０を形成するための適切な技法の選択および実施については、当業者には理解され得る。第２の開口１３０の側壁１３４に沿って第２の絶縁性材料１４０を形成することにより、第２の開口１３０の幅を狭くすることができ、少し狭い開口１３０を形成することができる。
第２の絶縁性材料１４０を形成することは、第２の開口１３０の側壁１３４上だけでなく、第３の導電性材料１２４およびソース・コンタクト１０２の露出した表面にも第２の絶縁性材料１４０を形成することを含むことができる。従来のスペーサ・エッチング技法などの材料除去技法を使用して、第１の導電性材料１１８の上部表面を覆っている第２の絶縁性材料１４０を除去し、その一方で、第２の絶縁性材料１４０によって覆われた第３の導電性材料１２４を残すことができる。
図７Ｈを参照すると、開口１３０にチャネル材料１４２が充填され、チャネル領域１４４（図１Ａ）を形成している。チャネル材料１４２は酸化物半導体材料であってもよい。開口１３０へのチャネル材料１４２の充填は、摂氏約８００度以下の温度で達成することができる。例えばそれには限定されないが、開口１３０への材料の充填は、摂氏約６５０度以下の温度で達成することができる。摂氏８００度未満の製造温度でメモリ・セル１１０の他の構成要素（例えば第１の導電性材料１１８、第３の導電性材料１２４および第２の絶縁性材料１４０）を形成するための従来の技法は当技術分野で知られている。このような技法には、場合によっては、例えば摂氏６５０度未満の製造温度（例えば摂氏２００度から６００度の範囲の温度）が必要である。方法は、第１の絶縁性材料１２２、第２の絶縁性材料１４０およびチャネル材料１４２の上部表面を平坦化することを同じく含むことができる。これらの上部表面の平坦化は、任意の平坦化技法を使用して達成することができる。
図７Ｉを参照すると、方法は、チャネル材料１４２の頂上に、チャネル材料１４２と接触してドレイン・コンタクト１０４を形成することをさらに含む。上で考察したように、ドレイン・コンタクト１０４のための材料は、ルテニウム、または上で考察した、チャネル材料１４２と非ショットキー界面を形成することができる他の材料を含むことができる。ドレイン・コンタクト１０４とチャネル材料１４２の間の直接接触は、非ショットキー・ドレイン領域を形成することができる。第２の導電性材料１４８は、チャネル材料１４２の長さと整列するよう、連続線で形成することができる。
図７Ｊを参照すると、方法は、ドレイン・コンタクト１０４の頂上に、ドレイン・コンタクト１０４と接触して第２の導電性材料１４８を形成することをさらに含む。第２の導電性材料１４８は、ドレイン・コンタクト１０４の長さと整列するよう、連続線で形成することができる。メモリ・セルをさらに形成する場合、第２の導電性材料１４８の真上に記憶素子（例えばコンデンサ）を同じく形成し、当業者に知られている様々な構成の記憶素子に従ってメモリ・セルを形成することができる。
いくつかの実施形態では、トランジスタの形成は、ドレイン・コンタクト、ソース・コンタクトおよびチャネル材料を含む膜のスタックが堆積され、線を形成するために最初にエッチングされ、充填され、かつ、直角の方向にもう一度エッチングされて、ゲート酸化物およびゲート金属が後続するピラーを形成するゲート・ラスト・フロー・フォーメーションを含むことができる。当業者に知られている、トランジスタを形成する他の方法がさらに企図されている。
いくつかの実施形態では、メモリ・セルは、プレーナ・アクセス・トランジスタ（すなわち水平アクセス・トランジスタとも呼ばれる）を含むように構造化することができる。図８および図９は、本開示の実施形態によるこのようなプレーナ・アクセス・トランジスタの非制限の実施例を示したものである。
図８を参照すると、トランジスタは基板８１２を含むことができ、この基板８１２の上にトランジスタが支持される。ゲート電極８２４は基板８１２の上に配置することができる。いくつかの実施形態では、ゲート電極８２４のための導電性材料と基板８１２の間に追加材料８１４（例えば酸化シリコン材料）を配置することができる。ゲート酸化物材料８４０は、ゲート電極８２４の側壁の周囲を含む、ゲート電極８２４の真上に形成することができる。チャネル材料８４２は、ゲート酸化物材料８４０の上に形成することができ、かつ、ソース・コンタクト８０２を介して第１の導電性材料８１８と結合することができ、また、ドレイン・コンタクト８０４を介して第２の導電性材料８４８と結合することができる。チャネル材料８４２は、上で考察したようにソース・コンタクト８０２およびドレイン・コンタクト８０４と非ショットキー界面を形成することができる酸化物半導体材料から形成することができる。図８に示されているように、チャネル材料８４２は、ゲート酸化物材料８４０より短い幅を有することができ、また、ソース・コンタクト８０２およびドレイン・コンタクト８０４は、それぞれ、チャネル材料８４２の少なくとも２つの側面を取り囲むことができる。ソース・コンタクト８０２およびドレイン・コンタクト８０４は、それらのそれぞれの導電性材料８１８、８４８の内側の端部の近傍に配置することができる。図８は、チャネル材料８４２の端部へのみ展開しているソース・コンタクト８０２およびドレイン・コンタクト８０４を示しているが、いくつかの実施形態では、ソース・コンタクト８０２およびドレイン・コンタクト８０４は、ゲート酸化物材料８４０とそれぞれの導電性材料８１８、８４８の間の界面に沿って、連続して展開することができる。
図９を参照すると、トランジスタは、図８と同様に積み重ねられた基板９１２、ゲート電極９２４、ゲート酸化物９４０およびチャネル材料９４２を含むことができる。図８の実施形態と図９の実施形態の間の１つの相違は、チャネル材料９４２およびゲート酸化物９４０は、長さにおいて実質的に同じ広がりを有することができることである。さらに、ソース・コンタクト９０２およびドレイン・コンタクト９０４は、チャネル材料９４２の頂面の、それぞれの導電性材料９１８、９４８の外側の端部の近傍にのみ配置することができる。トランジスタは、チャネル材料９４２の真上に形成されたエッチ停止材料９６０およびパッシベーション材料９６２などの追加材料をさらに含むことができる。頂部ゲート構成または底部ゲート構成を含む水平トランジスタの他の構成も同じく企図されている。
図１０Ａおよび図１０Ｂは、様々なゲート電圧を印加した場合のトランジスタの駆動電流ＩＤを示すグラフである。詳細には、図１０Ａは、タングステン（Ｗ）ソース・コンタクトおよびドレイン・コンタクトを有するトランジスタに対応しており、一方、図１０Ｂは、ルテニウム（Ｒｕ）ソース・コンタクトおよびドレイン・コンタクトを有するトランジスタに対応している。異なる線１００２～１０１４（図１０Ａ）、１０２２～１０３４（図１０Ｂ）は、０．０５Ｖから４Ｖまでの範囲の一定のドレイン電圧で、かつ、ゲート電圧が可変の異なる状況を示している。２つの図を比較すると、線１００２、１０２２は０．０５Ｖのドレイン電圧に対応し、線１００４、１０２４は０．５Ｖのドレイン電圧に対応し、線１００６、１０２６は１Ｖのドレイン電圧に対応し、線１００８、１０２８は１．５Ｖのドレイン電圧に対応し、線１０１０、１０３０は２Ｖのドレイン電圧に対応し、線１０１２、１０３２は３Ｖのドレイン電圧に対応し、また、線１０１４、１０３４は４Ｖのドレイン電圧に対応している。
図１１Ａおよび図１１Ｂは、様々なドレイン電圧を印加した場合のトランジスタの駆動電流ＩＤを示すグラフである。詳細には、図１１Ａは、タングステン（Ｗ）ソース・コンタクトおよびドレイン・コンタクトを有するトランジスタに対応しており、一方、図１１Ｂは、ルテニウム（Ｒｕ）ソース・コンタクトおよびドレイン・コンタクトを有するトランジスタに対応している。異なる線１１０２～１１１４（図１１Ａ）、１１２２～１１３４（図１１Ｂ）は、－１Ｖから４Ｖまでの範囲の一定のゲート電圧で、かつ、ドレイン電圧が可変の異なる状況を示している。２つの図を比較すると、線１１０２、１１２２は－１Ｖのゲート電圧に対応し、線１１０４、１１２４は０Ｖのゲート電圧に対応し、線１１０６、１１２６は１Ｖのゲート電圧に対応し、線１１０８、１１２８は２Ｖのゲート電圧に対応し、線１１１０、１１３０は３Ｖのゲート電圧に対応し、線１１１２、１１３２は３．４Ｖのゲート電圧に対応し、また、線１１１４、１１３４は４Ｖのゲート電圧に対応している。これらの線１１０２～１１１４を対応する１１２２～１１３４と比較すると、ドレイン電圧に対するショットキー障壁は、ルテニウム・コンタクトに対しては低くなり（図１１Ａと比較した図１１Ｂのより低い電圧におけるより急峻な傾斜によって立証されている）、これは、同じ方法で克服する必要はないことが分かる。さらに、駆動電流ＩＤは、より高い電圧に対して実質的に大きくなる。
半導体デバイスが同じく開示される。半導体デバイスは、酸化物半導体材料を含むチャネル材料を含むトランジスタを含むメモリ構造と、チャネル材料の互いに反対側の端部に配置されたドレイン・コンタクトおよびソース・コンタクトと、ゲート電極とを含む。ドレイン・コンタクトまたはソース・コンタクトのうちの少なくとも一方は、チャネル材料と非ショットキー界面を形成する導電性材料を含む。
図１２は、本明細書において説明されている１つまたは複数の実施形態に従って実現される半導体デバイス１２００の簡易ブロック図である。この非制限の実施形態では、半導体デバイスのメモリ構造は、メモリ・アレイ１２０２および制御論理構成要素１２０４を含む。メモリ・アレイ１２０２は、上で説明したアクセス・トランジスタを含むメモリ・セルを含むことができる。トランジスタは、酸化物半導体材料を含むチャネル領域と、上で考察した１つまたは複数のソース・コンタクトまたはドレイン・コンタクトを含むことができる。制御論理構成要素１２０４は、メモリ・アレイ１２０２内の任意またはすべてのメモリ・セルの読出し、書込みあるいはリフレッシュのために、メモリ・アレイ１２０２と動作可能に結合することができる。したがってダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイまたは他のタイプのメモリ・アレイを含む半導体デバイスが開示される。
システムが同じく開示される。システムはメモリ・セルのメモリ・アレイを含む。個々のメモリ・セルは、アクセス・トランジスタと、アクセス・トランジスタと動作可能に結合された記憶素子とを含む。アクセス・トランジスタは、酸化物半導体材料を含むチャネル材料と、チャネル材料と少なくとも１つの非ショットキー界面を形成するために、互いに反対側の側面でチャネル材料と動作可能に結合されたソース・コンタクトおよびドレイン・コンタクトと、ゲート電極とを含む。
図１３は、本明細書において説明されている１つまたは複数の実施形態に従って実現される電子システム１３００の簡易ブロック図である。電子システム１３００は少なくとも１つの入力デバイス１３０２を含む。入力デバイス１３０２は、キーボード、マウスまたはタッチ・スクリーンであってもよい。電子システム１３００は少なくとも１つの出力デバイス１３０４をさらに含む。出力デバイス１３０４は、モニター、タッチ・スクリーンまたはスピーカであってもよい。入力デバイス１３０２および出力デバイス１３０４は、必ずしも互いに分離可能である必要はない。電子システム１３００は記憶デバイス１３０６をさらに含む。入力デバイス１３０２、出力デバイス１３０４および記憶デバイス１３０６はプロセッサ１３０８に結合されている。電子システム１３００は、プロセッサ１３０８に結合されたメモリ・デバイス１３１０をさらに含む。メモリ・デバイス１３１０は、本明細書において説明されている１つまたは複数の実施形態による少なくとも１つのメモリ・セルを含む。メモリ・デバイス１３１０はメモリ・セルのアレイを含むことができる。電子システム１３００は、計算処理産業製品または消費者製品を含むことができる。例えばそれらに限定されないが、システム１３００は、パーソナル・コンピュータまたはコンピュータ・ハードウェア構成要素、サーバまたは他のネットワーク化ハードウェア構成要素、ハンドヘルド・デバイス、タブレット・コンピュータ、電子ノートブック、カメラ、電話、ミュージック・プレーヤ、無線デバイス、ディスプレイ、チップ・セット、ゲーム、車両または他の知られているシステムを含むことができる。
本開示は、様々な変更態様およびその実施態様における代替形態が可能であるが、図面には一例として特定の実施形態が示されており、また、本明細書において詳細に説明された。しかしながら本開示には、開示されている特定の形態に限定されることは意図されていない。そうではなく、本開示は、以下の添付の特許請求の範囲およびそれらの合法的等価物によって定義されている本開示の範囲の範疇であるあらゆる変更態様、組合せ、等価物、変形形態および代替を包含している。

Claims (16)

  1. 第１の導電線と、
    前記第１の導電線の上にある第２の導電線と、
    前記第１の導電線と前記第２の導電線との間のトランジスタであって、
    少なくとも１つのゲート電極と、
    酸化物半導体材料を含むチャネルと、
    前記チャネルの前記酸化物半導体材料と前記第１の導電線とに物理的に接触するソース・コンタクトであって、前記第１の導電線の上面の全体に渡って連続的に延伸し、
    酸化物半導体材料との界面にあり、酸化ルテニウムを含む第１の領域と、
    前記第１の領域と前記第１の導電線の前記上面との間にあり、前記第１の導電線と前記第１の領域の前記酸化ルテニウムとに物理的に直接接触する元素ルテニウムを含む第２の領域と
    を含む前記ソース・コンタクトと、
    前記チャネルの前記酸化物半導体材料と前記第２の導電線の下面とに物理的に接触するドレイン・コンタクトと
    を含む前記トランジスタと
    を含む、半導体デバイス。
  2. 前記酸化物半導体材料は、ＺＴＯ、ＩＺＯ、ＺｎＯｘ、ＩＧＺＯ、ＩｎＯｘ、Ｉｎ２Ｏ３、ＳｎＯ２、ＴｉＯｘ、ＺｎｘＯｙＮｚ、ＭｇｘＺｎｙＯｚ、ＩｎｘＺｎｙＯｚ、ＩｎｘＧａｙＺｎｚＯａ、ＺｒｘＩｎｙＺｎｚＯａ、ＨｆｘＩｎｙＺｎｚＯａ、ＳｎｘＩｎｙＺｎｚＯａ、ＡｌｘＳｎｙＩｎｚＺｎａＯｄ、ＳｉｘＩｎｙＺｎｚＯａ、ＺｎｘＳｎｙＯｚ、ＡｌｘＺｎｙＳｎｚＯａ、ＧａｘＺｎｙＳｎｚＯａ、ＺｒｘＺｎｙＳｎｚＯａ、およびＩｎＧａＳｉＯを含むグループから選択される、請求項１に記載の半導体デバイス。
  3. 第１の導電線と、
    前記第１の導電線の上にある第２の導電線と、
    トランジスタであって、
    ゲート電極と、
    前記第２の導電線の下にあるドレイン・コンタクトと、
    前記ドレイン・コンタクト前記の下にあり、少なくとも部分的に前記第１の導電線内に埋め込まれるソース・コンタクトと、
    前記ドレイン・コンタクトおよび前記ソース・コンタクトと動作可能に結合された酸化物半導体材料を含むチャネル領域であって、前記ドレイン・コンタクトまたは前記ソース・コンタクトのうちの少なくとも一方は、前記チャネル領域と非ショットキー界面を形成する材料を含む、前記チャネル領域と
    を含む前記トランジスタと
    を含む、半導体デバイス。
  4. 前記ソース・コンタクトは、前記第１の導電線とは異なる材料組成を有し、
    前記ドレイン・コンタクトは、前記第２の導電線とは異なる材料組成を有する、
    請求項１に記載の半導体デバイス。
  5. 前記トランジスタは垂直配向で構成される、請求項１に記載の半導体デバイス。
  6. 前記トランジスタと動作可能に結合された記憶素子を含むメモリ・セルをさらに含む、
    請求項１に記載の半導体デバイス。
  7. トランジスタであって、
    酸化物半導体材料を含むチャネルと、
    前記チャネルの垂直方向に上にあり、物理的に接触するドレイン・コンタクトであって、酸化インジウム・スズ（ＩＴＯ）を含む、前記ドレイン・コンタクトと、
    前記チャネルの下にあり、物理的に接触するソース・コンタクトであって、追加のＩＴＯを含む前記ソース・コンタクトと、
    前記チャネルに水平方向に隣接し、前記チャネルの垂直方向の境界内に制限される少なくとも１つのゲート電極であって、前記ソース・コンタクトの側面と同一平面の側面を有する、前記少なくとも１つのゲート電極と、
    前記ソース・コンタクトの垂直方向に下にあり、直接物理的に接触する第１の導電線であって、前記ソース・コンタクトとは異なる材料組成を有する、前記第１の導電線と、
    前記ドレイン・コンタクトの垂直方向に上にあり、直接物理的に接触する第２の導電線であって、前記ドレイン・コンタクトとは異なる材料組成を有する、前記第２の導電線と
    を含む、前記トランジスタ
    を含む、半導体デバイス。
  8. 前記少なくとも１つのゲート電極は唯一のゲート電極を含む、請求項７に記載の半導体 デバイス。
  9. 前記少なくとも１つのゲート電極は二つのゲート電極を含む、請求項７に記載の半導体 デバイス。
  10. 前記チャネルは非晶質酸化物半導体材料を含む、請求項７に記載の半導体デバイス。
  11. 前記トランジスタと動作可能に結合された記憶素子を更に含み、前記トランジスタは、前記記憶素子に対するアクセス・デバイス・トランジスタを含む、請求項７に記載の半導体デバイス。
  12. 前記トランジスタは、メモリ・セルのデッキおよび配線工程経路指定構成要素からなる グループから選択されるメモリ構成要素のための選択デバイスである、請求項７に記載の半導体デバイス。
  13. トランジスタを形成する方法であって、
    第１の導電線の上にある誘電材料内にゲート電極を形成することと、
    前記誘電材料内のトレンチであって、前記ゲート電極の側面および前記第１の導電線の上面を露出する前記トレンチを形成することと、
    前記トレンチ内および前記第１の導電線上にルテニウムおよび酸化インジウム・スズ（ＩＴＯ）のうちの１つ以上含むソース・コンタクトを形成することであって、前記ソース・コンタクトは前記第１の導電線とは異なる材料組成を有することと、
    前記トレンチ内及び前記ソース・コンタクト上に酸化物半導体材料を含むチャネルを形成することであって、前記ソース・コンタクトと前記チャネルとの間の界面は非ショットキー界面を含むことと、
    前記チャネル上にドレイン・コンタクトを形成することと
    を含む、方法。
  14. 前記ソース・コンタクトおよび前記ドレイン・コンタクトは同じ材料組成を有する、請求項１３に記載の方法。
  15. ドレイン・コンタクト上に第２の導電線を形成することであって、前記第２の導電線は、前記第１の導電線に直交して水平方向に延伸し、前記ドレイン・コンタクトとは異なる材料組成を有することをさらに含む、請求項１３に記載の方法。
  16. 前記酸化物半導体材料は、ＺＴＯ、ＩＺＯ、ＩＧＺＯ、Ｉｎ２Ｏ３、ＳｎＯ２、およびＩｎＧａＳｉＯを含むグループから選択される、請求項１３に記載の方法。
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