TWI685952B - 三維記憶體元件以及用於形成三維記憶體元件的方法 - Google Patents

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Abstract

本案公開了三維(3D)記憶體元件和形成3D記憶體元件的方法的實施例。在示例中，3D記憶體元件包括基底、設置於基底上的週邊元件、設置於週邊元件上方的週邊互連層、設置於週邊互連層上方並電連接到週邊互連層的第一源極板、設置於第一源極板上的第一記憶體堆疊層、豎直延伸通過第一記憶體堆疊層並與第一源極板接觸的第一記憶體串、以及設置於第一記憶體串和週邊元件上方並電連接到第一記憶體串和週邊元件的第一位元線。

Description

三維記憶體元件以及用於形成三維記憶體元件的方法
本案的實施例涉及三維(3D)記憶體元件及其製造方法。
通過改善製程技術、電路設計、程式設計演算法和製造流程，平面儲存單元被縮放到更小尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構能夠解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制要送往和來自記憶體陣列的訊號的週邊元件。
本文公開了3D記憶體元件及其製造方法的實施例。
在一個示例中，一種3D記憶體元件包括基底、設置於基底上的週邊元件、設置於週邊元件上方的週邊互連層、設置於週邊互連層上方並電連接到週邊互連層的第一源極板、設置於第一源極板上的第一記憶體堆疊層、豎直延伸通過第一記憶體堆疊層並與第一源極板接觸的第一記憶體串、以及設置於第一記憶體串和週邊元件上方並電連接到第一記憶體串和週邊元件的第一位元線。
在另一個示例中，一種3D記憶體元件包括基底、包括設置於基底上的多工器的週邊元件、設置於週邊元件上方的第一記憶體堆疊層、豎直延伸通過第一記憶體堆疊層的第一記憶體串、設置於第一記憶體串和多工器上方並電連接到第一記憶體串和多工器的第一位元線、設置於第一位元線上方的第二記憶體堆疊層、豎直延伸通過第二記憶體堆疊層的第二記憶體串、設置於第二記憶體串和多工器上方並電連接到第二記憶體串和多工器的第二位元線。多工器被設置成會選擇第一和第二記憶體串的其中一者。
在另一示例中，其公開了一種用於形成3D記憶體元件的方法。週邊元件形成在基底上。週邊互連層形成在週邊元件上方。第一源極板形成在週邊互連層上方並電連接到週邊互連層。形成豎直延伸通過第一記憶體堆疊層的第一記憶體串。第一記憶體串在第一源極板上方並且與第一源極板接觸。第一位元線形成在第一記憶體串和週邊元件上方並電連接到第一記憶體串和週邊元件。
100‧‧‧3D記憶體元件
102‧‧‧基底
104‧‧‧週邊元件
106‧‧‧多工器
108‧‧‧週邊互連層
110‧‧‧互連線
112‧‧‧通孔接觸點
114‧‧‧第一源極板
116‧‧‧導電板
118‧‧‧半導體板
120‧‧‧第一記憶體堆疊層
122‧‧‧半導體層
124‧‧‧介電層
126‧‧‧第一NAND記憶體串
128‧‧‧第一位元線接觸點
130‧‧‧第一位元線
134‧‧‧第二源極板
136‧‧‧導電板
138‧‧‧半導體板
140‧‧‧第二記憶體堆疊層
142‧‧‧第二NAND記憶體串
144‧‧‧第二位元線
146‧‧‧第三源極板
148‧‧‧導電板
150‧‧‧半導體板
152‧‧‧第三記憶體堆疊層
154‧‧‧第三NAND記憶體串
156‧‧‧第三位元線
200‧‧‧NAND記憶體串
201‧‧‧介電填充層
202‧‧‧半導體通道
204‧‧‧穿隧層
206‧‧‧控制閘
208‧‧‧浮置閘
210‧‧‧阻擋層
302‧‧‧矽基底
304‧‧‧週邊元件
306‧‧‧多工器
308‧‧‧週邊互連層
310‧‧‧互連線
312‧‧‧通孔接觸點
314‧‧‧第一源極板
316‧‧‧導電板
318‧‧‧半導體板
320‧‧‧記憶體堆疊層
322‧‧‧多晶矽層
324‧‧‧氧化矽層
325‧‧‧階梯結構
326‧‧‧第一NAND記憶體串
327‧‧‧通道孔
328‧‧‧第一位元線接觸點
330‧‧‧第一位元線
334‧‧‧第二源極板
336‧‧‧導電板
338‧‧‧半導體板
340‧‧‧第二記憶體堆疊層
342‧‧‧第二NAND記憶體串
344‧‧‧第二位元線
400‧‧‧方法
402,404,406,408,410,412,414,416‧‧‧步驟
被併入本文並形成說明書的一部分的附圖例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本文揭露內容。
第1圖示出了根據本案的一些實施例的示例性3D記憶體元件的截面。
第2圖示出了根據本公開的一些實施例的具有浮置閘的示例性NAND記憶體串的截面。
第3A圖-第3F圖示出了根據本案的一些實施例中用於形成3D記憶體元件的示例性製造過程。
第4圖是根據本案的一些實施例中用於形成3D記憶體元件的示例性方法的流程圖。
將參照附圖描述本案的實施例。
儘管對具體配置和設置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和設置而不脫離本發明揭露的精神和範圍。對相關領域的技術人員顯而易見的是，本案揭露內容還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一或多個」可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「所述」的術語可以被理解為傳達單數使用或傳達複數使用。另外，術語「基於」可以被理解為不一定旨在傳達一組排他性的因素，而是可以選擇性地至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含義應當以廣義的方式被解讀，以使得「在…上」不僅表示「直接在」某物 「上」而且還包括在某物「上」且其間有居間特徵或層結構的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有居間特徵或層結構(即直接在某物上)的含義。
此外，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中所示出者。空間相關術語旨在涵蓋除了在附圖所描繪的位向以外在設備使用或操作中所採用的不同位向。設備可以以其他的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被對應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料的材料。可以對基底自身進行圖案化。加設在基底頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括廣泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層結構可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層結構可以位於在連續結構的頂面和底面之間或在頂面和底面處的任何水平面對之間。層結構可以水平、豎直和/或沿傾斜表面延伸。基底可以是層結構，其中可以包括一或多個層，和/或可以在其上、其上方和/或其下方具有一或多個層。層可以包括多個層。例如，互連層可以包括一或多個導體和接觸點層(其中形成互連線和/或通孔接觸點)和一或多個介電層。
如本文使用的，術語「標稱/標稱地」是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於和/或 低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語「大約」指示可以基於與標的半導體元件相關聯的特定技術節點而變化的給定量值。基於特定技術節點，術語「大約」可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如文中所使用的，術語「3D記憶體元件」指的是在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中稱為「記憶體串」，例如NAND記憶體串)，而使得記憶體串相對於基底在垂直方向上延伸的半導體元件。如本文所使用的，術語「垂直/垂直地」意味著標稱上正交於基底的橫向表面。
根據本案的各種實施例提供了3D記憶體元件和用於形成3D記憶體元件的方法，與一些其它3D記憶體元件相比，該3D記憶體元件具有更小的晶粒尺寸、更高的單元密度和改進的性能。通過在週邊元件上方豎直堆疊記憶體陣列元件，可以提高所得的3D記憶體元件的單元密度和陣列效率，並能夠減小晶粒尺寸和位元成本。在一些實施例中，本文所公開的3D記憶體元件能夠實施「多記憶體堆疊層」架構，這使得能夠連續縮放3D記憶體元件以進一步增大單元密度並降低位元成本。在一些實施例中，可以將包括導電板和半導體板的源極板用作同一記憶體堆疊層中的「浮置閘」(floating gate)型NAND記憶體串的共同源極，由此減少源極線電阻。
第1圖示出了根據本案的一些實施例的示例性3D記憶體元件100的截面。3D記憶體元件100代表單片式3D記憶體元件的示例。術語「單片式」表示3D記憶體元件的部件形成於單個基底上。3D記憶體元件100可以包括基底102，其可以包括矽(例如單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、覆矽絕緣(silicon-on-isolator,SOI)或任何其它適當的材料。
3D記憶體元件100可以包括基底102上的週邊元件104。週邊元件104可以形成於基底102「上」，其中週邊元件104的整體或部分形成於基底102中(例 如在基底102的頂面下方)和/或直接形成於基底102上。週邊元件104可以包括形成於基底102上的多個電晶體。也可以在基底102中形成隔離區(例如淺溝槽隔離(shallow trench isolation,STI))和摻雜區(例如電晶體的源極區和汲極區)。
週邊元件104可以包括任何適當的數位、類比和/或混合訊號週邊電路，以用於方便3D記憶體元件100的操作。例如，週邊元件104可以包括資料緩衝器(例如，位元線頁緩衝器)、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器(例如，字元線驅動器)、電荷泵、電流或電壓基準、或電路的任何主動或被動元件(例如，電晶體、二極體、電阻器或電容器)中的一或多個。在一些實施例中，使用互補金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)技術在基底102上形成週邊元件104。
在一些實施例中，週邊元件104包括多工器106。多工器(也稱為「MUX」)是選擇若干類比或數位輸入訊號之一並將選定的輸入訊號發送到單條線中的元件。在一些實施例中，多工器106被配置成選擇多個記憶體串(或記憶體堆疊層)之一並將來自選定記憶體串(或記憶體堆疊層)的輸入訊號發送到資料緩衝器和/或驅動器，例如位元線頁緩衝器和/或字元線驅動器。亦即，週邊元件104的資料緩衝器和驅動器可以通過多工器106為多個記憶體串(或記憶體堆疊層)所共用。下文將描述使用多工器106共用週邊元件104的細節。
3D記憶體元件100可以包括週邊元件層104上方的互連層(本文稱為「週邊互連層」108)以向週邊元件104傳輸或接收電訊號。週邊互連層108可以包括多個互連(本文也稱為「接觸點」)，包括橫向互連線110和豎直互連接入(通孔)接觸點112。如本文所用，術語「互連」可以廣泛地包括任何適當類型的互連結構，例如中段製程(mid-end of line,MEOL)互連和後段製程(back end of line,BEOL)中的互連結構。週邊互連層108還可以包括一或多個層間介電(interlayer dielectric,ILD)層(也稱為「金屬間介電(inter-metal dielectric,IMD)層」)，其中 可以形成互連線110和通孔接觸點112。亦即，週邊互連層108可以包括多個ILD層中的互連線110和通孔接觸點112。週邊互連層108中的互連線110和通孔接觸點112可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。週邊互連層108中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)介電或其任何組合。
3D記憶體元件100可以包括週邊元件104和週邊互連層108上方的一或多個記憶體陣列元件。要指出的是，在第1圖中添加了x軸和y軸以進一步例示3D記憶體元件100中部件的空間關係。基底102包括在x方向(橫向方向)橫向延伸的兩個橫向表面(例如頂面和底面)。如本文所使用的，在半導體元件(例如3D記憶體元件100)的基底(例如基底102)在y方向(豎直方向)上被定位在半導體元件最下方的平面中時，在y方向上相對於半導體元件的基底判斷半導體元件的一個部件(例如層或元件)在另一部件(例如層或元件)「上」、「上方」還是「下方」。在本案中將通篇應用用於描述空間關係的相同概念。
在一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，其中以NAND記憶體串的陣列形式提供儲存單元。NAND記憶體串的每個陣列都可以形成於記憶體堆疊層中。如第1圖所示，3D記憶體元件100可以包括在週邊元件104和週邊互連層108上方豎直堆疊的多個記憶體陣列元件。每個記憶體陣列元件可以包括源極板、源極板上的記憶體堆疊層、以及NAND記憶體串的陣列，每個NAND記憶體串豎直延伸通過記憶體堆疊層並接觸源極板。應當理解，在一些實施例中，3D記憶體元件100包括週邊元件104和週邊互連層108上方的單個記憶體陣列元件。
如第1圖所示，3D記憶體元件100可以包括週邊元件104和週邊互連層108上方的第一記憶體陣列元件。第一記憶體陣列元件可以包括第一源極板114、第一記憶體堆疊層120和第一NAND記憶體串126的陣列。第一源極板114可以設 置在週邊互連層108上方並電連接到週邊互連層108。在一些實施例中，第一源極板114包括與週邊互連層108(例如週邊互連層108的上ILD層中的互連結構)接觸的導電板116。第一源極板114還可以包括設置於導電板116上並接觸第一NAND記憶體串126下端的半導體板118。第一源極板114能夠充當第一NAND記憶體串126的陣列的共同源極。在一些實施例中，半導體板118包括半導體材料，包括但不限於矽，例如非晶矽、多晶矽或單晶矽。導電板116可以減少半導體板118和週邊互連層108之間的電阻。在一些實施例中，導電板116包括導電材料，包括金屬(例如，W、Co、Cu和Al)、金屬合金和金屬矽化物(例如，矽化鎢、矽化鈷、矽化銅和矽化鋁)。在一個示例中，半導體板118包括多晶矽，並且導電板116包括矽化鎢(WSix)。
在一些實施例中，第一記憶體陣列元件包括豎直延伸通過多個對的第一NAND記憶體串126，所述多個對中的每一對都包括半導體層122和介電層124(本文稱為「半導體/介電層對」)。本文中還將堆疊的半導體/介電層對稱為第一記憶體堆疊層120。根據一些實施例，第一記憶體堆疊層120中交錯的半導體層122和介電層124可以在豎直方向上交互設置。換言之，除了第一記憶體堆疊層120的頂部或底部的層之外，每個半導體層122可以由兩側上的兩個介電層124連結，並且每個介電層124可以由兩側的兩個半導體層122連結。半導體層122可以都具有相同的厚度或不同的厚度。類似地，介電層124可以都具有相同的厚度或不同的厚度。半導體層122可以包括半導體材料，例如多晶矽。介電層124可以包括介電材料，例如氧化矽。
第2圖示出了根據本案的一些實施例的具有浮置閘208的示例性NAND記憶體串200的截面。NAND記憶體串200是第1圖中所示的第一NAND記憶體串126的一個示例。NAND記憶體串200可以包括介電填充層201、半導體通道202、穿隧層204、浮置閘208和阻擋層210。在一些實施例中，介電填充層201包 括氧化矽，並且半導體通道202包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，穿隧層204包括氧化矽、氮氧化矽或其組合。浮置閘208可以包括半導體材料，例如多晶矽。阻擋層210可以包括氧化矽、氮氧化矽、高介電常數(高k)介電或其任何組合。NAND記憶體串200可以具有圓柱形狀(例如柱形)。根據一些實施例，介電填充層201、半導體通道202、穿隧層204、浮置閘208和阻擋層210沿著徑向從柱的中心向柱的外表面按照該次序設置。
NAND記憶體串200還可以包括多個控制閘206和閘極介電210。控制閘206可以是第1圖中所示的鄰接第一NAND記憶體串126的半導體層122的部分。因此，控制閘206可以包括半導體材料，例如多晶矽。在一些實施例中，控制閘206可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。閘極介電210可以是第1圖中所示鄰接第一NAND記憶體串126的介電層124部分。因此，閘極介電210可以包括介電材料，例如氧化矽、氮氧化矽、高k介電或其任何組合。
復參照第1圖，要理解的是，第一NAND記憶體串126不限於「浮置閘」型的NAND記憶體串(例如NAND記憶體串200)，且第一記憶體堆疊層120不限於「半導體/介電層對」型的記憶體堆疊層。在一些實施例中，第一記憶體堆疊層120包括多個對，其中的每一對包括導體層122和介電層124(文中稱為「導體/介電層對」)。第一記憶體堆疊層120中的交錯的導體層122和介電層124係在豎直方向上交互設置。換言之，除了位於記憶體堆疊層120的頂部或底部的層之外，每個導體層122可以由兩側上的兩個介電層124連結，並且每個介電層124可以由兩側上的兩個導體層122連結。導體層122可以都具有相同的厚度或不同的厚度。類似地，介電層124可以都具有相同的厚度或不同的厚度。導體層122可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。介電層124可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
在一些實施例中，每個第一NAND記憶體串126是「電荷捕獲」(charge trapping)型NAND記憶體串，其包括半導體通道和複合介電層(也稱為「記憶體膜」)。在一些實施例中，半導體通道包括矽，例如非晶矽、多晶矽或單晶矽。 在一些實施例中，複合介電層包括穿隧層、儲存層(也稱為「電荷捕獲層」)和阻擋層。每個第一NAND記憶體串126可以具有圓柱形狀(如柱形)。根據一些實施例，半導體通道、穿隧層、儲存層和阻擋層沿著徑向從柱的中心向柱的外表面按照該次序設置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電或其任何組合。在一個示例中，阻擋層可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。在另一個示例中，阻擋層可以包括高k介電層，例如氧化鋁(Al2O3)或氧化鉿(HfO2)或氧化鉭(Ta2O5)層等。
在一些實施例中，第一NAND記憶體串126還包括多個控制閘(其中每個是字元線的部分)。第一記憶體堆疊層120中的每個導體層或半導體層122都能夠充當第一NAND記憶體串126的每個儲存單元的控制閘。每個第一NAND記憶體串126可以包括其下端的源極選擇閘和其上端的汲極選擇閘。如本文所使用者，部件(例如第一NAND記憶體串126)的「上端」是在y方向上更遠離基底102的端部，而部件(例如，第一NAND記憶體串126)的「下端」是在y方向上更接近基底102的端部。如第1圖所示，第一NAND記憶體串126的陣列可以經由使對應的下端與半導體板118接觸而共用其共同源極，即第一源極板114。
3D記憶體元件100還可以包括設置於第一NAND記憶體串126和週邊元件104上方並電連接到第一NAND記憶體串126和週邊元件104的第一位元線130。在一些實施例中，第一NAND記憶體串126上端的汲極會經由第一位元線接觸點128電連接到第一位元線130。第一位元線接觸點128和第一位元線130可以包括形成於第一記憶體堆疊層120上方的一或多個ILD層中的導電材料，例如W、 Co、Cu和Al。第一位元線130可以通過週邊互連層108中的互連結構電連接到週邊元件104，例如多工器106。如此，第一NAND記憶體串126可以是通過第一位元線130的多工器106的輸入端之一。
如上所述，在一些實施例中，3D記憶體元件100包括豎直堆疊的多個記憶體陣列元件，例如第一記憶體陣列元件上方堆疊的第二記憶體陣列元件。 第二記憶體陣列元件可以包括設置於第一位元線130上方並電連接到週邊互連層108的第二源極板134、設置於第二源極板134上的第二記憶體堆疊層140、以及第二NAND記憶體串142的陣列，每個第二NAND記憶體串豎直延伸通過第二記憶體堆疊層140並接觸第二源極板134。
類似於第一記憶體陣列元件中的對應物，第二源極板134可以包括電連接到(未示出)週邊互連層108的導電板136以及設置於導電板136上並接觸第二NAND記憶體串142下端的半導體板138。第二源極板134能夠充當第二NAND記憶體串142的陣列的共同源極。在一些實施例中，半導體板138包括半導體材料，包括但不限於矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，導電板136包括導電材料，包括金屬(例如，W、Co、Cu和Al)和金屬矽化物(例如，矽化鎢、矽化鈷、矽化銅和矽化鋁)。在一個示例中，半導體板138包括多晶矽，並且導電板136包括矽化鎢(WSix)。
類似於第一記憶體陣列元件中的對應物，第二記憶體堆疊層140可以包括多個半導體/介電層對或多個導體/介電層對，並且第二NAND記憶體串142可以是「浮置閘」型的NAND記憶體串或「電荷捕獲」型的NAND記憶體串，如上文詳細所述。儘管如此，3D記憶體元件100還可以包括設置於第二NAND記憶體串142和週邊元件104上方並電連接到第二NAND記憶體串142和週邊元件104的第二位元線144。在一些實施例中，第二NAND記憶體串142的上端處的汲極電連接到第二位元線144。第二位元線144可以通過週邊互連層108中的互連電連接到週 邊元件104，例如多工器106。結果，第二NAND記憶體串142可以是通過第二位元線144的多工器106的另一個輸入端。於是多工器106可以被配置成選擇第一記憶體陣列元件中的第一NAND記憶體串126和第二記憶體陣列元件中的第二NAND記憶體串142中的其中一者。第一記憶體陣列元件中的第一NAND記憶體串126和第二記憶體陣列元件中的第二NAND記憶體串142可以通過多工器106共用週邊元件104中相同的資料緩衝器(即位元線頁緩衝器)和/或驅動器(例如字元線驅動器)。
如第1圖所示，在一些實施例中，3D記憶體元件100還包括第三記憶體陣列元件，該第三記憶體陣列元件包括設置於第二位元線144上方並電連接到週邊互連層108的第三源極板146、設置於第三源極板146上的第三記憶體堆疊層152、以及第三NAND記憶體串154的陣列，每個第三NAND記憶體串豎直延伸通過第三記憶體堆疊層152並接觸第三源極板146。第三源極板146可以包括電連接到(未示出)週邊互連層108的導電板148以及設置於導電板148上並接觸第三NAND記憶體串154的下端的半導體板150。第三源極板146、第三記憶體堆疊層152和第三NAND記憶體串154與其在第一和第二記憶體陣列元件中的對應物相似，從而將不再重複。
3D記憶體元件100還可以包括設置於第三NAND記憶體串154和週邊元件104上方並電連接到第三NAND記憶體串154和週邊元件104的第三位元線156。第三位元線156可以通過週邊互連層108中的互連結構電連接到週邊元件104，例如多工器106。結果，第三NAND記憶體串154可以是通過第三位元線156的多工器106的另一個輸入端。於是多工器106可以被配置成選擇第一記憶體陣列元件中的第一NAND記憶體串126、第二記憶體陣列元件中的第二NAND記憶體串142以及第三記憶體陣列元件中的第三NAND記憶體串154三者中的其中一者。第一記憶體陣列元件中的第一NAND記憶體串126、第二記憶體陣列元件中的第二 NAND記憶體串142和第三記憶體陣列元件中的第三NAND記憶體串154可以通過多工器106共用週邊元件104中相同的資料緩衝器(即位元線頁緩衝器)和/或驅動器(例如字元線驅動器)。
要理解的是，記憶體陣列元件的數量並不受第1圖所示的示例限制，並且可以為n，其中n為任何正整數。儘管未示出，但還要理解，每個n個記憶體陣列元件還可以包括任何適當的額外部件，例如閘縫隙(gate line slit,GLS)和其它局部的接觸點，例如字元線接觸點，將容易理解其細節，因而不在本文中描述。
第3A圖-第3F圖示出了根據本案的一些實施例中用於形成3D記憶體元件的示例性製造過程。第4圖是根據本案的一些實施例中用於形成3D記憶體元件的示例性方法的流程圖。第3A圖-第3F圖和第4圖中所示的3D記憶體元件的示例包括第1圖中所示的3D記憶體元件100。將一起描述第3A圖-第3F圖和第4圖。 要理解的是，方法400中所示的操作步驟並不是窮舉性質的，其也可以在例示的任何步驟之前、之後或之間進行其它步驟或操作。此外，一些所述的步驟是可以同時執行的，或是以與第4圖所示不同的次序來進行。
請參照第4圖，方法400開始於步驟402，其中週邊元件形成在基底上。基底可以是矽基底。步驟402可以包括形成被配置成選擇多個記憶體串之一的多工器，以及形成經由多工器由多個記憶體串共用的資料緩衝器和驅動器。 如第3A圖中所示，週邊元件304形成在矽基底302上。週邊元件304可以包括形成於矽基底302上的多個電晶體。電晶體可以通過多種製程而形成，所述製程包括但不限於光刻、乾蝕刻和/或濕蝕刻、薄膜沉積、熱生長、佈植、化學機械拋光(chemical mechanical polishing,CMP)和任何其它適當的製程。在一些實施例中，通過離子佈植和/或熱擴散在矽基底中形成摻雜區，其充當例如電晶體的源極區和/或汲極區。在一些實施例中，還通過乾蝕刻和/或濕蝕刻和薄膜沉積在矽基底 302中形成隔離區(如STI)。週邊元件304的電晶體可以形成多種類型的電路，例如多工器306、資料緩衝器(未示出)和驅動器(未示出)。
方法400進行到步驟404，如第4圖所示，其中週邊互連層形成在週邊元件上方。週邊互連層可以包括一或多個ILD層中的多個互連結構。如第3B圖所示，週邊互連層308可以形成於矽基底302上和週邊元件304上方。週邊互連層308可以包括互連結構，所述互連結構包括多個ILD層中的MEOL和/或BEOL的互連線310和通孔接觸點312，以與週邊元件層304形成電連接。
在一些實施例中，週邊互連層308包括多個ILD層以及在多次製程中形成於其中的互連結構。例如，互連線310和通孔接觸點312可以包括由一或多種薄膜沉積製程所沉積形成的導電材料，所述薄膜沉積製程包括但不限於化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、電鍍、無電鍍或其任何組合。 形成互連線310和通孔接觸點312的製程還可以包括光刻、CMP、乾蝕刻和/或濕蝕刻或任何其它適當的製程。ILD層可以包括通過一或多種薄膜沉積製程所沉積形成的介電材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。第3B圖中所示的ILD層和互連結構可以統稱為「互連層」(如週邊互連層308)。
方法400進行到步驟406，如第4圖所示，其中第一源極板形成在週邊互連層上方並電連接到週邊互連層。步驟406可以包括形成與週邊互連層接觸的導電板，以及在導電板上形成半導體板。在一些實施例中，導電板包括金屬矽化物，並且半導體板包括多晶矽。
如第3C圖所示，包括導電板316和半導體板318的第一源極板314形成在週邊互連層308的頂面上。導電板316中的導電材料可以包括但不限於金屬、金屬合金和金屬矽化物。在一些實施例中，導電板316包括一或多種金屬，例如， Cu、Co、Al、鎳(Ni)、鈦(Ti)、W或任何其它適當的金屬。在一些實施例中，導電板316包括一或多種金屬合金，其中每種都是Cu、Co、Ni、Ti、W中的至少兩種材料的合金(例如，TiNi合金或TiNi合金和TiW合金的組合)或任何其它適當的金屬合金。在一些實施例中，導電板316包括一或多種金屬矽化物，例如矽化銅、矽化鈷、矽化鎳、矽化鈦、矽化鎢或任何其它適當的金屬矽化物。
導電板316可以由一或多種薄膜沉積製程形成，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。根據導電板316中的導電材料，導電板316的沉積可以涉及多種製程。在一些實施例中，金屬矽化物導電膜的沉積涉及矽膜的沉積、金屬膜的沉積以及通過熱處理(例如，退火、燒結或任何其它適當製程)對矽和金屬膜進行矽化。
如第3C圖所示，半導體板318可以形成於導電板316上。半導體板318可以包括半導體材料，包括但不限於矽，例如非晶矽或多晶矽。半導體板318可以由一或多種薄膜沉積製程形成，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。在一個示例中，通過如下方式形成第一源極板314：首先沉積鎢膜，然後在鎢膜上沉積多晶矽膜，然後通過熱處理(例如退火、燒結或任何其它適當製程)對多晶矽和鎢膜進行矽化。結果，導電板316可以由矽化鎢製成，而半導體板318可以由多晶矽製成。
方法400進行到步驟408，如第4圖所示，其中形成豎直延伸通過第一記憶體堆疊層的第一記憶體串。第一記憶體串可以在第一源極板上方並且與第一源極板接觸。在一些實施例中，第一記憶體堆疊層係經由沉積交互設置的多晶矽層和氧化矽層而形成。
如第3C圖所示，交錯的多晶矽層322和氧化矽層324形成在第一源極板314的半導體板318上。交錯的多晶矽層322和氧化矽層324可以形成記憶體堆疊層320。在一些實施例中，多晶矽層322可以都具有相同的厚度或具有不同的厚 度。類似地，氧化矽層324可以都具有相同的厚度或具有不同的厚度。記憶體堆疊層320可以通過一或多種薄膜沉積製程形成，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
如第3D圖所示，通過光刻和蝕刻製程對第一源極板314進行圖案化以去除週邊元件304上方用於週邊元件304和記憶體陣列元件之間的互連結構部分。也可以通過「修整(trim)-蝕刻」製程對記憶體堆疊層320進行圖案化，以在橫向方向上的側面上形成一或多個階梯結構325，以用於字元線扇出(fan-out)。如第3D圖所示，通過濕蝕刻和/或乾蝕刻穿過記憶體堆疊層320中交錯的多晶矽層322和氧化矽層324來蝕刻出開口(通道孔)327。在一些實施例中，使用深反應性離子蝕刻(deep reactive ion etching,DRIE)來蝕刻通道孔327。
如第3E圖所示，通過向通道孔327(如第3D圖所示)中沉積各種層來通過記憶體堆疊層320形成第一NAND記憶體串326。在一些實施例中，形成第一NAND記憶體串326的製程包括通過濕蝕刻和/或乾蝕刻氧化矽層324鄰接的通道孔327部分來形成多個橫向凹陷，以為浮置閘留出空間。在一些實施例中，形成第一NAND記憶體串326的製程還包括通過使用一或多種薄膜沉積製程(例如PVD、CVD、ALD或其任何組合)相繼沉積例如氧化矽層、多晶矽層、氧化矽層、多晶矽層和氧化矽層，來形成阻擋層、浮置閘、穿隧層、半導體通道和介電填充層。
應當理解，在記憶體堆疊層320包括多個導體/介電層對並且第一NAND記憶體串326是「電荷捕獲」型的NAND記憶體串的一些實施例中，使用不同的製造過程。例如，可以首先在第一源極板314上沉積包括交錯的犧牲層(例如氮化矽層)和介電層(例如氧化矽層)的介電堆疊層。可以通過如下方式穿過介電堆疊層形成「電荷捕獲」型的NAND記憶體串：首先蝕刻豎直延伸穿過介電堆疊層的通道孔，接著向通道孔中相繼沉積記憶體膜(例如包括穿隧層、儲 存層和阻擋層)和半導體通道。然後可以使用「閘極替換」製程形成包括交錯的導體層(例如鎢層)和介電層(例如氧化矽層)的記憶體堆疊層，「閘極替換」製程即為經由豎直延伸通過介電堆疊層的狹縫利用導體層替換其介電堆疊層中的犧牲層。
方法400進行到步驟410，如第4圖所示，其中第一位元線形成在第一記憶體串和週邊元件上方並電連接到第一記憶體串和週邊元件。如第3E圖所示，穿過一或多個ILD層形成第一位元線接觸點328，並且第一位元線接觸點328會與第一NAND記憶體串326的上端接觸，以使得第一位元線接觸點328電連接到第一NAND記憶體串326。然後可以穿過一或多個ILD層形成第一位元線330，且第一位元線330與第一位元線接觸點328會和週邊互連層308中的互連結構接觸，使得第一NAND記憶體串326電連接到週邊元件304，例如多工器306。
在一些實施例中，形成第一位元線接觸點328和第一位元線330的製程包括使用乾蝕刻和/或濕蝕刻形成開口(例如通孔孔或溝槽)，接著利用導電材料和其它材料(例如阻擋層、黏合層和/或晶種層)填充開口以用於導體填充、黏合和/或其它目的。第一位元線接觸點328和第一位元線330可以包括導電材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。可以通過ALD、CVD、PVD、電鍍、任何其它適當製程或其任何組合利用導電材料和其它材料填充第一位元線接觸點328和第一位元線330的開口。
方法400進行到步驟412，如第4圖所示，其中第二源極板形成在第一位元線上方並電連接到週邊互連層。方法400進行到步驟414，如第4圖所示，其中形成豎直延伸通過第二記憶體堆疊層的第二記憶體串。第二記憶體串可以在第二源極板上方並且與第二源極板接觸。方法400進行到步驟416，如第4圖所示，其中第二位元線形成在第二記憶體串和週邊元件上方並電連接到第二記憶體串和週邊元件。
如第3F圖所示，包括導電板336和半導體板338的第二源極板334形成在第一位元線330上方並電連接到(未示出)週邊互連層308。可以形成豎直延伸通過第二記憶體堆疊層340的第二NAND記憶體串342。第二NAND記憶體串342可以在第二源極板334上方並與其接觸。第二位元線344可以形成在第二NAND記憶體串342和諸如多工器306的週邊元件304上方並電連接到第二NAND記憶體串342和諸如多工器306的週邊元件304。第二源極板334、第二記憶體堆疊層340、第二NAND記憶體串342和第二位元線344的製造細節與其在第一記憶體陣列元件中的對應物相似，於此不再重述。要理解的是，可以使用類似的製程來形成第二記憶體陣列元件上方豎直堆疊的額外的記憶體陣列元件。
根據本案的一個方面，其提出了一種3D記憶體元件，包括基底、設置於基底上的週邊元件、設置於週邊元件上方的週邊互連層、設置於週邊互連層上方並電連接到週邊互連層的第一源極板、設置於第一源極板上的第一記憶體堆疊層、豎直延伸通過第一記憶體堆疊層並與第一源極板接觸的第一記憶體串、以及設置於第一記憶體串和週邊元件上方並電連接到第一記憶體串和週邊元件的第一位元線。
在一些實施例中，第一源極板包括與週邊互連層接觸的導電板、以及設置於導電板上並與第一記憶體串的下端接觸的半導體板。導電板可以包括金屬矽化物，而半導體板可以包括多晶矽。
在一些實施例中，3D記憶體元件還包括設置於第一位元線上方並電連接到週邊互連層的第二源極板、設置於第二源極板上的第二記憶體堆疊層、豎直延伸通過第二記憶體堆疊層並與第二源極板接觸的第二記憶體串、以及設置於第二記憶體串和週邊元件上方並電連接到第二記憶體串和週邊元件的第二位元線。
在一些實施例中，週邊元件包括被配置成選擇第一和第二記憶體串 兩者其中一者的多工器。週邊元件還包括通過多工器由第一和第二記憶體串共用的資料緩衝器和驅動器。
在一些實施例中，第一記憶體堆疊層包括交互設置的多晶矽層和氧化矽層。在一些實施例中，第一記憶體串包括多個浮置閘。
根據本案的另一方面，其提出了一種3D記憶體元件，包括基底、設置於基底上的多工器的週邊元件、設置於週邊元件上方的第一記憶體堆疊層、豎直延伸通過第一記憶體堆疊層的第一記憶體串、設置於第一記憶體串和多工器上方並電連接到第一記憶體串和多工器的第一位元線、設置於第一位元線上方的第二記憶體堆疊層、豎直延伸通過第二記憶體堆疊層的第二記憶體串、設置於第二記憶體串和多工器上方並電連接到第二記憶體串和多工器的第二位元線。多工器被配置成選擇第一記憶體串和第二記憶體串兩者的其中一者。
在一些實施例中，週邊元件還包括通過多工器由第一記憶體串和第二記憶體串共用的資料緩衝器和驅動器。
在一些實施例中，3D記憶體元件還包括設置於週邊元件上方的週邊互連層、設置於週邊互連層和第一記憶體堆疊層之間並電連接到週邊互連層的第一源極板、以及設置於第一位元線和第二記憶體堆疊層之間並電連接到週邊互連層的第二源極板。
在一些實施例中，每個第一源極板和第二源極板都包括與週邊互連層接觸的導電板、以及設置於導電板上並與對應的第一記憶體串或第二記憶體串的下端接觸的半導體板。導電板可以包括金屬矽化物，而半導體板可以包括多晶矽。
在一些實施例中，每個第一記憶體堆疊層和第二記憶體堆疊層都包括交互設置的多晶矽層和氧化矽層。在一些實施例中，第一第二記憶體串和第二記憶體串都包括多個浮置閘。
根據本案的又一方面，其公開了一種用於形成3D記憶體元件的方法。在基底上形成週邊元件。在週邊元件上方形成週邊互連層。將第一源極板形成在週邊互連層上方並電連接到週邊互連層。形成豎直延伸通過第一記憶體堆疊層的第一記憶體串，其中第一記憶體串在第一源極板上方並且與第一源極板接觸。將第一位元線形成在第一記憶體串和週邊元件上方並電連接到第一記憶體串和週邊元件。
在一些實施例中，為了形成第一源極板，將導電板形成為與週邊互連層接觸，並且將半導體板形成在導電板上並與第一記憶體串的下端接觸。導電板可以包括金屬矽化物，而半導體板可以包括多晶矽。
在一些實施例中，將第二源極板形成在第一位元線上方並電連接到週邊互連層，形成豎直延伸穿過第二記憶體堆疊層的第二記憶體串，第二記憶體串在第二源極板上方並與第二源極板接觸，並且將第二位元線形成在第二記憶體串和週邊元件上方並電連接到第二記憶體串和週邊元件。
在一些實施例中，為了形成週邊元件，形成被配置成選擇第一記憶體串和第二記憶體串兩者之一的多工器。在一些實施例中，為了形成週邊元件，形成經由多工器由第一記憶體串和第二記憶體串所共用的資料緩衝器和驅動器。
在一些實施例中，通過沉積交錯的多晶矽層和氧化矽層來形成第一記憶體堆疊層。在一些實施例中，為了形成第一記憶體串，形成多個浮置閘。
對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教示和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的， 而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教示和指導進行解釋。
上文已經借助於功能區塊描述了本案的實施例，功能區塊例示出了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能區塊的邊界。可以限定替代的邊界，只要適當進行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本案的一或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本案和其所附之申請專利範圍。
本發明揭露的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物來進行限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧3D記憶體元件
102‧‧‧基底
104‧‧‧週邊元件
106‧‧‧多工器
108‧‧‧週邊互連層
110‧‧‧互連線
112‧‧‧通孔接觸點
114‧‧‧第一源極板
116‧‧‧導電板
118‧‧‧半導體板
120‧‧‧第一記憶體堆疊層
122‧‧‧半導體層
124‧‧‧介電層
126‧‧‧第一NAND記憶體串
128‧‧‧第一位元線接觸點
130‧‧‧第一位元線
134‧‧‧第二源極板
136‧‧‧導電板
138‧‧‧半導體板
140‧‧‧第二記憶體堆疊層
142‧‧‧第二NAND記憶體串
144‧‧‧第二位元線
146‧‧‧第三源極板
148‧‧‧導電板
150‧‧‧半導體板
152‧‧‧第三記憶體堆疊層
154‧‧‧第三NAND記憶體串
156‧‧‧第三位元線

Claims (18)

  1. 一種三維(3D)記憶體元件，包括：基底；設置於該基底上的週邊元件；設置於該週邊元件上方的週邊互連層；設置於該週邊互連層上方並電連接到該週邊互連層的第一源極板；設置於該第一源極板上的第一記憶體堆疊層；豎直延伸通過該第一記憶體堆疊層並與該第一源極板接觸的第一記憶體串；設置於該第一記憶體串和該週邊元件上方並電連接到該第一記憶體串和該週邊元件的第一位元線；設置於該第一位元線上方並電連接到該週邊互連層的第二源極板；設置於該第二源極板上的第二記憶體堆疊層；豎直延伸通過該第二記憶體堆疊層並與該第二源極板接觸的第二記憶體串；以及設置於該第二記憶體串和該週邊元件上方並電連接到該第二記憶體串和該週邊元件的第二位元線。
  2. 根據申請專利範圍第1項所述之三維(3D)記憶體元件，其中該第一源極板包括：與該週邊互連層接觸的導電板；以及設置於該導電板上並與該第一記憶體串的下端接觸的半導體板。
  3. 根據申請專利範圍第2項所述之三維(3D)記憶體元件，其中該導電 板包括金屬矽化物，而該半導體板包括多晶矽。
  4. 根據申請專利範圍第1項所述之三維(3D)記憶體元件，其中該週邊元件包括被配置成選擇該第一記憶體串和該第二記憶體串兩者中其中一者的多工器。
  5. 根據申請專利範圍第4項所述之三維(3D)記憶體元件，其中該週邊元件還包括通過該多工器由該第一記憶體串和該第二記憶體串共用的資料緩衝器和驅動器。
  6. 根據申請專利範圍第1項所述之三維(3D)記憶體元件，其中該第一記憶體堆疊層包括交錯的多晶矽層和氧化矽層。
  7. 根據申請專利範圍第1項所述之三維(3D)記憶體元件，其中該第一記憶體串包括多個浮置閘。
  8. 一種三維(3D)記憶體元件，包括：基底；包括設置於該基底上的多工器的週邊元件；設置於該週邊元件上方的第一記憶體堆疊層；豎直延伸通過該第一記憶體堆疊層的第一記憶體串；設置於該第一記憶體串和該多工器上方並電連接到該第一記憶體串和該多工器的第一位元線；設置於該第一位元線上方的第二記憶體堆疊層； 豎直延伸通過該第二記憶體堆疊層的第二記憶體串；以及設置於該第二記憶體串和該多工器上方並電連接到該第二記憶體串和該多工器的第二位元線；其中該多工器被配置成選擇該第一記憶體串和該第二記憶體串兩者中的其中一者。
  9. 根據申請專利範圍第8項所述之三維(3D)記憶體元件，其中該週邊元件還包括通過該多工器由該第一記憶體串和該第二記憶體串共用的資料緩衝器和驅動器。
  10. 根據申請專利範圍第8項所述之三維(3D)記憶體元件，還包括：設置於該週邊元件上方的週邊互連層；設置於該週邊互連層和該第一記憶體堆疊層之間並電連接到該週邊互連層的第一源極板；以及設置於該第一位元線和該第二記憶體堆疊層之間並電連接到該週邊互連層的第二源極板。
  11. 根據申請專利範圍第10項所述之三維(3D)記憶體元件，其中該第一源極板和該第二源極板中的每一者都包括：電連接到該週邊互連層的導電板；以及設置於該導電板上並與對應的該第一記憶體串或該第二記憶體串的下端接觸的半導體板。
  12. 根據申請專利範圍第11項所述之三維(3D)記憶體元件，其中該導 電板包括金屬矽化物，而該半導體板包括多晶矽。
  13. 一種用於形成三維(3D)記憶體元件的方法，包括：在基底上形成週邊元件；在該週邊元件上方形成週邊互連層；將第一源極板形成在該週邊互連層上方並電連接到該週邊互連層；形成豎直延伸通過第一記憶體堆疊層的第一記憶體串，其中該第一記憶體串在該第一源極板上方並與該第一源極板接觸；以及將第一位元線形成在該第一記憶體串和該週邊元件上方並電連接到該第一記憶體串和該週邊元件；將第二源極板形成在該第一位元線上方並電連接到該週邊互連層；形成豎直延伸通過第二記憶體堆疊層的第二記憶體串，其中該第二記憶體串在該第二源極板上方並與該第二源極板接觸；以及將第二位元線形成在該第二記憶體串和該週邊元件上方並電連接到該第二記憶體串和該週邊元件。
  14. 根據申請專利範圍第13項所述之用於形成三維(3D)記憶體元件的方法，其中形成該第一源極板的步驟包括：形成與該週邊互連層接觸的導電板；以及將半導體板形成在該導電板上並與該第一記憶體串的下端接觸。
  15. 根據申請專利範圍第14項所述之用於形成三維(3D)記憶體元件的方法，其中該導電板包括金屬矽化物，而該半導體板包括多晶矽。
  16. 根據申請專利範圍第13項所述之用於形成三維(3D)記憶體元件的方法，其中形成該週邊元件的步驟包括形成被配置成選擇該第一記憶體串和該第二記憶體串兩者中其中一者的多工器。
  17. 根據申請專利範圍第16項所述之用於形成三維(3D)記憶體元件的方法，其中形成該週邊元件的步驟還包括形成經由該多工器由該第一記憶體串和該第二記憶體串共用的資料緩衝器和驅動器。
  18. 根據申請專利範圍第13項所述之用於形成三維(3D)記憶體元件的方法，還包括通過沉積交錯的多晶矽層和氧化矽層來形成該第一記憶體堆疊層。
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