JP2011065736A

JP2011065736A - 不揮発性半導体記憶装置

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Publication number: JP2011065736A
Application number: JP2009217603A
Authority: JP
Inventors: Takuya Futayama; 拓也二山; Katsuhisa Kondo; 勝久近藤; Noboru Shibata; 昇柴田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-09-18
Filing date: 2009-09-18
Publication date: 2011-03-31
Anticipated expiration: 2029-09-18
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Abstract

【課題】メモリの大容量化が進展し、多値記憶方式が採用された場合においても、適切な動作速度を確保する。
【解決手段】
メモリセルアレイ１は、Ｎビットのデータを保持する第１のメモリセルを有する領域と、Ｍビット（ＭはＮ未満の自然数）のデータを保持する第２のメモリセルを有する領域を含む。第１のメモリセルにアクセスする場合にコントローラが受信するアドレスデータのデータ構造と、第２のメモリセルにアクセスする場合に外部から受信するアドレスデータのデータ構造とは同一である。
【選択図】図１０

Description

この発明は、不揮発性半導体記憶装置に関する。

従来、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られている。なかでも、複数のメモリセルを隣接セルがソース，ドレイン拡散層を共有するように直列接続してＮＡＮＤセルユニット（メモリストリング）を構成するＮＡＮＤセル型フラッシュメモリは、高集積化が可能であるため広く利用されている。ＮＡＮＤセル型フラッシュメモリのメモリセルには、半導体基板に電荷蓄積層（浮遊ゲート）と制御ゲートを積層形成したＭＯＳトランジスタが用いられる。このメモリセルは、浮遊ゲートに蓄積された電荷量によってデータを不揮発に記憶する。浮遊ゲートの代わりに、シリコン窒化膜等で電荷蓄積層を含むＭＯＮＯＳセルを用いたＮＡＮＤセル型フラッシュメモリも提案されている。

ＮＡＮＤセルユニットの一端は選択ゲートトランジスタを介してビット線に接続され、他端は選択ゲートトランジスタを介してソース線に接続される。各メモリセルの制御ゲートは、ワード線に接続される。１ワード線に沿って形成される複数のメモリセルの集合は、同時にデータ書き込み及び読み出しが行われる１ページ（１セル当たり１ビットを記憶する場合）又は複数ページ（１セル当たり多ビットを記憶する場合）を形成する。
またワード線方向に並ぶ複数のＮＡＮＤセルユニットは、通常データ一括消去の単位となるブロックを構成する。更に、１つのプレーンは、ビット線の方向に複数のブロックが配置されて構成される。また、いわゆるマルチチップモジュールでは、１つのメモリカード中に複数にメモリチップを搭載することも行われている。

このようなＮＡＮＤセル型フラッシュメモリでは、微細化の進展・及び大容量化の要請に伴い、１モジュール内のメモリチップの数が増加し、また１ページの大きさが大きくなっており、更に、１つのＮＡＮＤセルユニット内で直列接続されるメモリセルの数も増加している。このような状況の下、データの読み出し、書き込みの際に入力されるアドレスデータのデータ容量が大きくなっている。

更に、１つのメモリセルに複数ビットのデータ（複数ページのデータ）を格納する多値記憶方式が採用される場合には、そのページのアドレスも指定しなければならない。
このように、メモリの大容量化・多値記憶方式の採用に伴い、アドレスデータのデータ容量が増大する傾向にある。このようにアドレスデータのデータ容量が増えると、その転送に時間がかかり、メモリセルの動作速度に影響する虞がある。

特開平２００９−８６８４９号公報

本発明は、メモリの大容量化が進展し、多値記憶方式が採用された場合においても、適切な動作速度を確保することができる不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、電気的書き換え可能なメモリセルが配列され、１つのメモリセルにＮビット（Ｎは２以上の自然数）のデータを格納可能に構成されたメモリセルアレイと、前記メモリセルアレイの読み出し及び書き込みの制御を行うコントローラとを備え、前記メモリセルアレイは、Ｎビットのデータを保持する第１のメモリセルを備えた第１領域と、Ｍビット（ＭはＮ未満の自然数）のデータを保持する第２のメモリセルを備えた第２領域とを含み、前記第１のメモリセルにアクセスする場合に前記コントローラが受信するアドレスデータのデータ構造と、前記第２のメモリセルにアクセスする場合に外部から受信するアドレスデータのデータ構造とが同一であることを特徴とする。

この発明によれば、メモリの大容量化が進展し、多値記憶方式が採用された場合においても、適切な動作速度を確保することができる不揮発性半導体記憶装置を提供することができる。

本実施の形態に係る不揮発性半導体記憶装置を示すブロック図である。図１ＡのＬＢＡ−ＮＡＮＤメモリ２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック構成を示している。図１のＮＡＮＤフラッシュメモリ２１の１つのプレーンＰｌａｎｅ内のセルアレイ構成を示している。この実施の形態のＬＢＡ−ＮＡＮＤメモリのメモリ領域の詳細を示す図である。３ビット／セルの記憶方式を行う場合におけるデータの書き込み手順の一例を示している。３ビット／セルの記憶方式を行う場合におけるデータの書き込み手順の一例を示している。３ビット／セルの記憶方式を行う場合におけるデータの書き込み手順の一例を示している。３ビット／セルの記憶方式を行う場合におけるデータの書き込み手順の一例を示している。２ビット／セルの記憶方式を行う場合におけるデータの書き込み手順の一例を示している。２ビット／セルの記憶方式を行う場合におけるデータの書き込み手順の一例を示している。本実施の形態で用いられるアドレスデータマップのデータ構造を示している。本実施の形態で用いられるアドレスデータマップのデータ構造を示している。比較例に係るアドレスデータマップのデータ構造を示している。本実施の形態で用いられるコマンドの例を示す。本実施の形態で用いられるコマンドの例を示す。本実施の形態で用いられるコマンドの例を示す。本実施の形態で用いられるコマンドの例を示す。本実施の形態で用いられるコマンドの例を示す。本実施の形態で用いられるコマンドの例を示す。

以下、本発明の実施の形態を、図面を参照しつつ詳細に説明する。

本発明の実施の形態に係る不揮発性半導体記憶装置を、図１Ａを参照して説明する。

[不揮発性半導体記憶装置の構成]
図１Ａは、本実施の形態に係る不揮発性半導体記憶装置を示すブロック図である。この実施の形態の不揮発性半導体記憶装置は、例えば１個または複数個のメモリチップからなるＮＡＮＤフラッシュメモリ２１と、その読み出し／書き込みを制御するメモリコントローラ２２とにより一体にパッケージ化されたメモリモジュール２０を構成する。搭載される全てのフラッシュメモリ２１は、一つのメモリコントローラ２２で論理メモリとしてコントロールされるので、以下このモジュール２０を論理ブロックアドレス（ＬｏｇｉｃＢｌｏｃｋＡｄｄｒｅｓｓ）ＮＡＮＤフラッシュメモリ２０（以下、ＬＢＡ−ＮＡＮＤメモリ２０と略称する）という。

ＬＢＡ−ＮＡＮＤメモリ２０に搭載されるＮＡＮＤフラッシュメモリ２１は、複数（Ｎ個）のメモリチップｃｈｉｐ１、・・・ｃｈｉｐＮを備えており、これらのチップは一つのメモリコントローラ２２で制御される。
１つのチップｃｈｉｐ内には、複数のプレーンＰｌａｎｅ（この例では２個）が形成されている。１つのプレーンは、ロウデコーダ、カラムデコーダ等を共有するメモリ群の一単位である。この１つのプレーン内には、データ消去単位としてのブロックＢＬＫが複数個形成されている。

メモリコントローラ２２は、フラッシュメモリ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、ホストデバイスとの間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、データ転送制御を行うＭＰＵ２４、ＮＡＮＤフラッシュメモリ２１内の読み出し／書き込みのシーケンス制御等に用いられるハードウエアシーケンサ２７を有する１チップコントローラである。

尚、ＮＡＮＤフラッシュメモリ２１とメモリコントローラ２２とが１チップであるか別チップであるかは、このＬＢＡ−ＮＡＮＤメモリ２０にとって本質的ではない。図１Ｂは、図１ＡのＬＢＡ−ＮＡＮＤメモリ２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック構成を示している。

コマンド、アドレス及びデータは、入力制御回路１３を介して入力され、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥその他の外部制御信号は、論理回路１４に入力され、タイミング制御に用いられる。コマンドは、コマンドレジスタ８に一時保持される。

制御回路６は、データの転送制御及び書き込み／消去／読み出しのシーケンス制御を行う。ステータスレジスタ１１は、Ｒｅａｄｙ／Ｂｕｓｙ端子にＬＢＡ−ＮＡＮＤメモリ２０のＲｅａｄｙ／Ｂｕｓｙ状態を出力する。これとは別に、メモリ２０の状態（Ｐａｓｓ／Ｆａｉｌ，Ｒｅａｄｙ／Ｂｕｓｙ等）をＩ／Ｏポートを介してホストに知らせるステータスレジスタ１２が用意されている。

アドレスは、アドレスレジスタ５に一時保持され、ロウデコーダ（プリロウデコーダ２ａとメインロウデコーダ２ｂ）２やカラムデコーダ４に転送される。書き込みデータは、入力制御回路７、制御回路６を介してセンスアンプ回路３（センスアンプ３ａとデータレジスタ３ｂ）にロードされ、読み出しデータは制御回路６及び入力制御回路７を介して、外部に出力される。

各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路１０が設けられている。高電圧発生回路１０は、制御回路６から与えられる指令に基づいて所定の高電圧を発生する。

図２は、図１のＮＡＮＤフラッシュメモリ２１の１つのプレーンＰｌａｎｅ内のセルアレイ構成を示している。

メモリセルアレイ１は、複数の電気的書き換え可能な不揮発性メモリセル（図の例では６４個のメモリセル）Ｍ０−Ｍ６３が直列接続されたＮＡＮＤセルユニット（メモリストリング）ＮＵを配列して構成される。

ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭ０−Ｍ６３の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ６３に接続され、選択ゲートトランジスタＳ１、Ｓ２のゲートは選択ゲート線ＳＧＤ、ＳＧＳに接続される。

ワード線方向に配列されるＮＡＮＤセルユニットの集合が、データ消去の最小単位となるメモリブロックを構成し、図示のようにビット線の方向に複数のメモリブロックＢＬＫ０−ＢＬＫｎ−１が配置される。

ビット線ＢＬの一端側に、セルデータの読み出し及び書き込みに供されるセンスアンプ回路３が配置され、ワード線ＷＬの一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２が配置される。図２では、電流検出型センスアンプを用いるなどして寄生容量の影響を抑制することで全ビット線を同時に読み出す方式（(ＡＢＬ方式）を採用した場合の構成を示しており、１つのビット線ＢＬごとにセンスアンプＳＡが設けられている。

なお、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとがビット線選択回路により選択的にセンスアンプ回路３の各センスアンプＳＡに接続される構成も知られている。この場合、例えば偶数番目のビット線ＢＬｏが選択された場合、非選択の奇数番目のビット線ＢＬｅはシールド線として機能し、選択ビット線ＢＬｏの寄生容量の影響を低減させることができる（ビット線シールド方式）。本発明は、このようなビット線シールド方式を採用したセルアレイにも適用可能であることは言うまでもない。

また、選択トランジスタＳＧＤおよびＳＧＳに隣接するメモリセルは、データの記憶に用いないダミーセルとすることも可能である。以下では、ダミーセルの無い場合を主に想定して説明を行うが、本発明はダミーセルを設けたメモリセルアレイにも適用可能である。

また、上記の実施の形態では、１つのＮＡＮＤセルユニット中に６４個（２^６個）のメモリセルＭＣが直列接続される例を示したが、本発明はこれに限定されるものではないことは言うまでもない。一般的に、１つのＮＡＮＤセルユニット中には２のべき乗の数のメモリセルが含まれる。

ただし、１メモリセルに２のべき乗以外のビット数（例：３ビット）のデータを格納する場合には、１ブロック当たりのビット数（記憶容量）が２のべき乗となるよう、１つのＮＡＮＤセルユニット中のメモリセルの数を２のべき乗以外の数に設定することが好ましい。例えば、１メモリセル当たり３ビットを記憶させる場合（３ビット／セル）、１つのＮＡＮＤセルユニット中に８６個のメモリセルＭＣを設け、そのうちの１個のみを１ビット／セルの記憶方式とし、残りの８５個を３ビット／セルの記憶方式とすることにより、１ブロック当たりの容量が２のべき乗のビット数となる（１つのＮＡＮＤセルユニット当たりの記憶容量は、１＋８５×３＝２５６ビット）。すなわち、１ブロックに格納可能なデータが２のべき乗のビット数となるよう、ＮＡＮＤセルユニット中のメモリセルの数、及びＮＡＮＤセルユニット中でＮビット／セルの記憶方式が実行される前記メモリセルの数が選択される。

以上のように構成されるＬＢＡ−ＮＡＮＤメモリ２０において、コマンド、アドレス（論理アドレス）及びデータ、並びにチップ・イネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、レディ／ビジー信号ＲＹ／ＢＹ等の外部制御信号は、ホストＩ／Ｆ２５に入力される。ホストＩ／Ｆ２５では、コマンドや制御信号を、ＭＰＵ２４及びハードウエアシーケンサ２７に振り分けると共に、アドレス及びデータをバッファＲＡＭ２６に格納する。

外部から入力された論理アドレスデータは、ＮＡＮＤフラッシュＩ／Ｆ２３で、ＮＡＮＤフラッシュメモリ２１の物理アドレスデータに変換される。また、各種制御信号に基づくハードウエアシーケンサ２７の制御の下、データの転送制御及び書き込み／消去／読み出しのシーケンス制御が実行される。変換された物理アドレスデータは、ＮＡＮＤフラッシュメモリ２１内のアドレスレジスタを介してロウデコーダ２やカラムデコーダ（図示せず）に転送される。書き込みデータは、Ｉ／Ｏ制御回路等を介してセンスアンプ回路３にロードされ、読み出しデータはＩ／Ｏ制御回路等を介して、外部に出力される。

なお、論理アドレス中には、複数チップのいずれかを特定するチップアドレス、１つのチップ中のプレーンを特定するプレーンアドレス、１つのプレーンの中の複数ブロックの１つを特定するブロックアドレス、１ブロック中の１つのワード線を特定するロウアドレス、１ブロック中の１つのカラムを特定するカラムアドレスが含まれる。また、Ｎビット／セル（Ｎ≧２）の記憶方式を採用したメモリへのアクセスに際しては、ページを特定するページデータ（３ビット／セルの場合、上位ページＵｐｐｅｒ、中位ページＭｉｄｄｌｅ、下位ページＬｏｗｅｒのいずれか）も特定する必要がある。

しかし、本実施の形態では、このページデータを論理アドレスデータ中には含めず、コマンド内に含める。これにより、アクセス速度を向上させることができるなど、様々な効果を得ることができる。詳しくは後述する。なお、以下の説明において「ページデータ」の用語は、Ｎビット／セルの記憶方式を採用する場合において、Ｎビットを構成する各ページのいずれを示すのかを特定するデータのことを意味するものとする。

［メモリ領域］
図３は、この実施の形態のＬＢＡ−ＮＡＮＤメモリのメモリ領域の詳細を示す図である。

本実施形態のＬＢＡ−ＮＡＮＤメモリ２０は、コマンドによりアクセスの切り換えが可能な複数のデータ領域（論理ブロックアクセス領域）を持つ。具体的にこの実施の形態では、用途・データの信頼性により区画される２つ又は３つのデータ記憶領域がある。

図３（ａ）に示すスタンダードオペレーションモードでは、それぞれが特性の異なる情報を記憶する２つのデータ記憶領域を有する。１つはＳＬＣ（Single Level Cell）を用いた２値データ記憶領域ＳＤＡ（SLC Data Area）であり、もう一つはＭＬＣ（Multi Level Cell）を用いた多値データ記憶領域ＭＤＡ（MLC Data Area）である。２値データ記憶領域ＳＤＡは、初期設定データ、ファイルシステム又はネットワーク通信のログデータ等を記憶するのに適し、多値データ記憶領域ＭＤＡは、音楽、画像、各種アプリケーション等を記憶するのに適している。

図３（ｂ）に示すオプショナルパワーオンモードでは、データ記憶領域ＳＤＡ，ＭＤＡに加えて、ブートコードを記憶するブートコードブロックがメモリ領域の先頭に設けられる。
これら２つのモードにおいて、２値データ記憶領域ＳＤＡと多値データ記憶領域ＭＤＡの境界は、コマンドの指示によって任意に変更可能となっている。

[動作]
次に、本実施の形態の動作を、図４〜図１７を参照して説明する。
本実施の形態の不揮発性半導体記憶装置は、メモリセルアレイの少なくとも一部に、１メモリセルあたりＮビットを記憶する記憶領域を設ける。このＮビットのデータの書き込み手順には、様々な方法があり、以下、順に説明する。

図４は、３ビット／セルの記憶方式を行う場合におけるデータの書き込み手順の一例を示している。この方法は、まず、３ビットのデータのうちの最下位ビットに対応する下位ページデータＬｏｗｅｒを与えられ、この下位ページデータＬｏｗｅｒに基づき、２つの閾値電圧分布０，１を形成する（第１段階：１ｓｔｓｔａｇｅ）。その後、３ビットのデータのうちの中位ビットに対応する中位ページデータＭｉｄｄｌｅを与えられ、この中位ページデータＭｉｄｄｌｅに基づき、２つの閾値分布０、１を更に２つに分け、４つの閾値電圧分布０〜３を形成する（第２段階：２ｎｄｓｔａｇｅ）。最後に、３ビットのデータのうちの上位ビットに対応する上位ページデータＵｐｐｅｒを与えられ、この上位ページデータＵｐｐｅｒに基づき、８つの閾値電圧分布０〜７を形成する（第３段階：３ｒｄｓｔａｇｅ）。

この図４の手順は、Ｎビットのデータを、Ｎ段階に分けて書き込むステップ・バイ・ステップ方式である（この図４では、Ｎ＝３である）。しかも、図４の方式は、第１〜第３段階の全てにおいて、各閾値電圧分布が互いに重複しないように書き込みを行う「ファイン書き込み方式」を行っている。一方、閾値電圧分布の重複部分が発生するような粗い（ラフな）書き込みを最初に行い、次に重複の無い精緻な書き込みを行う方式もあり、これを以降「ラフ／ファイン書き込み方式」と記す。

図５は、図４と同様に、３ビット／セルの記憶方式を行う場合の書き込み手順を示している。第１段階の下位ページＬｏｗｅｒの書き込みは、図４の場合と同様である。しかし、この図５では、第２段階において、中位ペーデータジＭｉｄｄｌｅ、及び上位ページデータＵｐｐｅｒを一度に与えられ、閾値電圧分布０〜７を得る点で、図４の手順と異なっている。ただし、この第２段階の書き込みは、閾値電圧分布０〜７は互いに重複部分を有するような粗い(ラフな)書き込みである（ラフ書き込み）。そして、第３段階において、再度中位ペーデータジＭｉｄｄｌｅ、及び上位ページデータＵｐｐｅｒを与えられ、閾値電圧分布０〜７を、互いに重複がなく、適当なマージンを有するように書き込みが行われる（ファイン書き込み）。すなわち、この図５は、３ビット／セルの記憶方式において、「ラフ／ファイン書き込み方式」を採用した場合の書き込み手順を示しているものである。

図６も、図５と同様に、３ビット／セルの記憶方式において、「ラフ／ファイン書き込み方式」を採用した場合の書き込み手順を示している。ただし、この例では、第１段階で下位ページデータＬｏｗｅｒ、中位ページデータＭｉｄｄｌｅを与えられ、一度に４つの閾値電圧分布０〜４を得るファイン書き込みを実行し、その後、第２、第３段階において、全ページデータＬｏｗｅｒ、Ｍｉｄｄｌｅ、Ｕｐｐｅｒを与えられてラフ／ファイン書き込みを行う点で、図５の例と異なっている。

図７は、第１段階において全ページデータＬｏｗｅｒ、Ｍｉｄｄｌｅ、Ｕｐｐｅｒを与えられてラフ書き込みを行い、次の第２段階において、再度全ページデータＬｏｗｅｒ、Ｍｉｄｄｌｅ、Ｕｐｐｅｒを与えられてファイン書き込みを行う方法である。

図８、及び図９は、２ビット／セルの記憶方式を実行する場合の書き込み手順を示している。図８は、ステップ・バイ・ステップ方式でのファイン書き込み方式を採用した書き込み手順であり、図９はラフ・ファイン方式を採用した書き込み手順を示している。

以上説明したように、３ビット／セルの記憶方式を取る場合でも、様々な書き込み方式が適用可能であり、それぞれ各ページデータの提供のタイミングは異なっている。例えば、図７の方式では、全ページデータが一度に与えられる一方、図４の方式では、各ページのデータが１つずつ与えられる。

更に、例えば図４の方式を固定的に採用する場合であっても、１ビット／セルの書き込みを行う記憶領域と、３ビット／セルの書き込みを行う記憶領域とが１つのメモリチップ内に存在し、それぞれ提供すべきアドレスデータが異なる。１ビット／セルの書き込みを行う記憶領域の場合、ページデータ（Ｌｏｗｅｒ、Ｍｉｄｄｌｅ、Ｕｐｐｅｒ）は不要で、書き込み・読み出しを行うメモリセル（カラム）の物理アドレスを特定できれば足りる。一方、３ビット／セルの書き込みを行う記憶領域の場合、これに加えて前述のページデータが必要となる。
このとき、アドレスデータの構造を、後者に合わせたものとすると、前者において、データ構造に無駄が生じる。このため、アドレスデータのビット数が無用に増加し、アドレスデータの処理に時間を要し、データ読み出し速度が低下する虞がある。

本実施の形態では、このような問題に鑑み、次に説明するようなデータ構造を有するアドレスデータを受信し、データ書き込み・読み出しを行う。
図１０、図１１は、本実施の形態において、外部から提供されるアドレスデータマップのデータ構造を示している。図１０は、１つのメモリストリングＭＳに６４個のメモリセルＭＣが存在し、メモリセルアレイの一部の領域に２ビット／セルでの書き込みを行う場合におけるアドレスデータマップのデータ構造を示している。一方、図１１は、１つのメモリストリングＭＳに８６個のメモリセルＭＣが存在し、メモリセルアレイの一部の領域に３ビット／セルでの書き込みを行う場合におけるアドレスデータのデータ構造を示している。図１１の場合は、ワード線ＷＬの指定のためのアドレスデータのビット数が異なる以外は、ほぼ図１０の場合と同様であるので、以下では、図１０のデータ構造のみを説明する。なお、本実施例に記載のアドレスデータ割り当ては一例であり、don’t careの場所、Column address、WL、Block、BlockおよびPlaneアドレスデータの割り当て方は自由である。

図１０に示すように、８ビット（１バイト）のＩ／Ｏ端子ＩＯ０〜７から、８ビットずつ、数サイクルに分けて、読み出し対象となるメモリセルの位置を特定するアドレスが入力される。この例では、この例では、５回の入力サイクル１〜５に亘って、順にカラムアドレス（ＣｏｌｕｍｎＡｄｄｒｅｓｓ）、ワード線ＷＬのアドレス（ＷＬ）、ブロックアドレス（Ｂｌｏｃｋ）、プレーンアドレス（Ｐｌａｎｅ）、チップアドレス（Ｃｈｉｐ）の５種類が入力される。なお、図１０の「Ｄｏｎ’ｔｃａｒｅ」はアドレスデータマップの剰余領域であり、ＭＰＵ２４では無視される。図１０、及び図１１はあくまでも図１に示すようなメモリ装置におけるアドレスデータのデータ構造の一例であり、異なる構造のメモリ装置においては、異なるアドレスデータ構造が採用され、そのような異なるアドレス構造も、本発明の範囲に含まれ得ることは言うまでもない。例えば、メモリチップが１枚のみであれば、チップアドレスは不要であり、１チップが１プレーンのみを有するのであればプレーンアドレスは不要である。その他、メモリセルアレイの構造、読み出し方式の違い等に基づいて、様々なデータがアドレスデータマップ中に含められ得る。

図１０から明らかなように、このアドレスデータには、Ｎビット／セルの記憶方式を行う場合における、Ｎビットを表現する複数ページＵｐｐｅｒ、Ｍｉｄｄｌｅ、Ｌｏｗｅｒのいずれの書き込み又は読み出しを行うのかを示すページデータが含まれていない。これらページデータは、後述するようにコマンドに含めてメモリコントローラ２２に供給される。

このように、Ｎビット／セルの記憶方式を行う場合における、Ｎビットのいずれかを表現するページデータをアドレスデータ中に含めず、コマンド中に含めるようにすることにより、Ｎビット／セルの記憶方式を採用した場合においても、アドレスデータが肥大化せず、アドレスデータの処理時間が長くなることを防止することができる。

また、前述したように、Ｎビット／セルの記憶方式を採用する場合であっても、メモリセルアレイ中の一部の領域には１ビット／セルの記憶方式を採用する場合も多い（図４参照）。このような場合に、図１２に示す比較例のように、ページデータをアドレスデータマップ中に含めると（図１２中のｂｉｔ（Ｌ／Ｍ／Ｕ））、アドレスデータの構造をＮビット／セルの書き込み等を行う場合に合わせなければならない。すなわち、後者の書き込み、読み出しをする場合に、ページデータ（ｂｉｔ（Ｌ／Ｍ／Ｕ））の格納領域が上述のような「Ｄｏｎ’ｔＣａｒｅ」となり、アドレスデータ構造が、Ｎビット／セルの書き込みを行う場合と、１ビット／セルの書き込みを行う場合とで異なったものとなってしまう。これにより、全体としてアドレスデータの処理時間が長くなり、読み出し速度を低下させる虞がある。

この点、本実施の形態のアドレスデータ構造によれば、アドレスデータは、ページデータを含んでいないので、１ビット／セルの記憶方式とＮビット／セルの記憶方式が混在する場合においても、アドレスデータマップに無駄な領域が生じることはない。換言すれば、１ビット／セルの記憶方式でのアドレスデータマップのデータ構造と、Ｎビット／セルの記憶方式でのアドレスデータマップのデータ構造とを共通化することができるので、動作を簡略化することができると共に、アドレスの処理回路も簡略化することができ、回路素子数を低減することができる。
本実施の形態の効果を具体的に検証する。まず、１つのメモリストリング中で、データ記憶に用いられるメモリセル（以下、「実効メモリセル」という）の数をＣ（１のメモリストリング中のメモリセルの総数から、データ記憶に用いられないダミーセルの数を引いた数）と定義する。また、その実効メモリセルの少なくとも一部においてｎビット／セルの記憶方式（ｎは、２のべき乗の自然数）が採用されるとする。また、その実効メモリセルに接続されるワード線の指定のためのワード線アドレスのビット数をＰｗとし、また、そのｎビットを表現するためのページデータのビット数をＰｐとする。更に、両者の合計のビット数をＰ（＝Ｐｗ＋Ｐｐ）とする。
この場合、比較例のように、ページデータをアドレスデータに含める場合、Ｃ、ｎ、Ｐは、以下の数式を満たすように設定される。
[数１]
２^Ｐ＝２^{（Ｐｗ＋Ｐｐ）}＝Ｃ×ｎ
従って、Ｃ、ｎが増加すると、Ｐｗ、Ｐｐもそれにつれて増加し、アドレスデータマップのデータ容量が肥大化する。また、１ビット／セルの記憶方式が一部で取られる場合には、２^Ｐｐビット分の剰余領域がアドレスデータマップ中に設けられることになり、アドレスデータマップが無駄に大きくなってしまう。
一方、本実施の形態では、Ｃが増加すれば当然にアドレスマップデータのデータ容量も増加するが、ｎが増加しても、アドレスデータマップのデータ容量は増大しない。すなわち、次の数式を満たすように、Ｐｗが設定されればよい。従って、アドレスデータマップのデータ容量の増加が抑制される。
[数２]
２^Ｐｗ＝Ｃ
なお、１つのメモリセルに、２のべき乗でないビット数であるｎ’ビットのデータが記憶される場合（ｎ’ビット／セル）、上述のように、１つのメモリストリング中の実効メモリセルの数Ｃは、２のべき乗ではない数に設定される。その場合、ワード線アドレスのビット数をＰｗと、Ｃとの関係は、次の関係を満たすように設定される。この場合も、ｎ’が増加しても、アドレスデータマップのデータ容量は増加しない。
[数３]
２^{（Ｐｗ−１）}＜Ｃ≦２^Ｐｗ
以上総合すると、Ｎビット／セル（Ｎは２以上の自然数）の記憶方式を実行する場合、[数３]の関係が満たされるように（すなわち、Ｎの大きさに無関係に）アドレスデータマップを構成すればよい。

図１３〜図１８は、本実施の形態において提供されるコマンドの例を示している。前述したように、本実施の形態では、コマンド中にページデータが含められ、このコマンドの内容に従い、Ｎビット／セルの記憶方式に従った書き込み動作／読み出し動作が行われる。

図１３は、図４の書き込み手順が採用される場合のコマンドの例である。この場合、コマンドは、第１〜第３段階の３段階に分けて入力される。各段階の冒頭に受信されるコマンドＰ，Ｑ，Ｒは、それぞれ、下位ページデータＬｏｗｅｒの書き込みを指示するコマンド、中位ページデータＭｉｄｄｌｅの書き込みを指示するコマンド、上位ページデータＵｐｐｅｒの書き込みを指示するコマンドである。また、続くコマンドＣは、アドレス入力を指示するコマンドである。その後、図１０のアドレスデータマップ（Ａｄｄｒｅｓｓ）、書き込みデータ（Ｄａｔａ）が順に入力され、最後に、書き込み動作の開始を指示するコマンドＢが入力される。このコマンドＰ，Ｑ，Ｒは、図１２のアドレスデータマップにおけるページデータ（ｂｉｔ（Ｌ／Ｍ／Ｕ））の代わりにページデータを特定するものである。従って、このようなコマンドが送信されることにより、アドレスデータマップを、Ｎビット／セルの書き込みを行うか、１ビット／セルの書き込みを行うかに関係なく、同一の構造とすることができる。

図１４は、図５の書き込み手順が採用される場合のコマンドの例である。この場合も、コマンドは第１〜第３段階の３段階に分けて入力される。ただし、各段階の冒頭では、コマンドＰ，Ｑ，Ｒに加え、コマンドＸ１，Ｘ２，Ｘ３が入力される。コマンドＸ１は、３ビット／セルの記憶方式の書き込み手順のうちの１ｓｔｓｔａｇｅ書き込みを実行することを指示するコマンドであり、コマンドＸ２は、２ｎｄｓｔａｇｅ書き込み（ラフ書き込み）を実行することを指示するコマンドであり、コマンドＸ３は、３ｒｄｓｔａｇｅ書き込み（ファイン書き込み）を実行することを指示するコマンドである。１ｓｔｓｔａｇｅ書き込みでは、下位ページデータの書き込みを行うため、コマンドＸ１に続いてコマンドＰが入力される。以下図１３に示すものと同様に、アドレス入力を指示するコマンドＣ，アドレスデータ、書き込みデータが順に入力され、最後に、書き込み動作の開始を指示するコマンドＢが入力される。２ｎｄｓｔａｇｅ書き込みでは、３ｂｉｔの書き込みデータ入力が必要なため、３回のアドレスおよびデータが入力される。コマンドＸ２、コマンドＰ、コマンドＣ、アドレス入力に続き、下位ページデータが入力され、さらに書き込みデータ入力が継続することを指示するコマンドＡが入力される、続いて、コマンドＸ２、コマンドＱ、コマンドＣ、アドレス入力に続き、中位ページデータが入力され、さらに書き込みデータ入力が継続することを指示するコマンドＡが入力される、最後にコマンドＸ２、コマンドＲ、コマンドＣ、アドレス入力に続き、上位ページデータが入力され、書き込み動作の開始を指示するコマンドＢが入力される。３ｒｄｓｔａｇｅ書き込み動作は、２ｎｄｓｔａｇｅに対してコマンドＸ２がコマンドＸ３に変更された形態で実施される。なお、３ｒｄｓｔａｇｅはファイン書き込み動作のため、コマンドＸ３は省略して実施することも可能である。この例の場合、コマンドＸ１，Ｘ２，Ｘ３が書き込み方式を指定するコマンドとして機能し、コマンドＰ，Ｑ，Ｒが、前記Ｎビットを表現するＮページのデータのうちのいずれかのページを指定するコマンドとして機能し、図１２のページデータの代わりとして機能している。

図１５は、図６の書き込み手順が採用される場合のコマンドの例である。図２１に示すコマンド入力方式との違いは、１ｓｔｓｔａｇｅ書き込みが２ｂｉｔの書き込みデータを用いて行われる点である. ２ｂｉｔの書き込みデータ入力が必要なため、２回のアドレスおよびデータが入力される。コマンドＹ１、コマンドＰ、コマンドＣ、アドレス入力に続き、下位ページデータが入力され、さらに書き込みデータ入力が継続することを指示するコマンドＡが入力される、続いて、コマンドＹ１、コマンドＱ、コマンドＣ、アドレス入力に続き、中位ページデータが入力され、さらに、書き込み動作の開始を指示するコマンドＢが入力される。ここでコマンドＹ１は、１ｓｔｓｔａｇｅ書き込みを２ｂｉｔ／ｃｅｌｌで実行することを２ｂｉｔ／ｃｅｌｌ内の指示するコマンドであり、１ｓｔｓｔａｇｅ書き込みを２ｂｉｔ／ｃｅｌｌで実行するコマンドＸ１とを区別している。

図１６は、図７の書き込み手順が採用される場合のコマンドの例である。この場合、コマンドは第１〜第２段階の２段階に分けて入力される。第１段階の動作は、図１４に示す2nd stageと同じである。第２段階では、この８つの閾値電圧分布０−７のファイン書き込みを実行する。

図１７、図１８は、それぞれ図８、図９の書き込み手順が採用される場合のコマンドの例である。２ビット／セルの書き込み方式であるため、コマンドの入力段階が少なくされているが、図１８の2nd stageには２ビット／セルの書き込み方式でファイン書き込みを行うコマンドＹ２を、３ビット／セルの書き込み方式でファイン書き込みを行うコマンドＸ３と区別している。それ以外は図１３〜図１６と略同様である。
なお、データ読み出し動作を行う場合には、データを読み出すアドレス入力を指示するコマンドを入力し、アクセスするアドレスデータを入力し、読み出し動作を実行するコマンドを入力する。本実施例では、一例として、各読み出しの冒頭にコマンドＰ，Ｑ，Ｒを入力することで、アクセスするページの特定・認識が可能になる。したがって、読み出し動作の場合も、書き込み動作の場合と同様に、そのコマンド中にページデータが含められる。また、１ビット／セルの書き込み、読み出しを行う場合には、言うまでもないことであるが、コマンド中にページデータは含められない。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。

１…メモリセルアレイ、２（２ａ，２ｂ）…ロウデコーダ、３（３ａ，３ｂ）…センスアンプ回路、４…カラムデコーダ、５…アドレスレジスタ、６…制御回路、８…コマンドレジスタ、１０…高電圧発生回路、１１，１２…ステータスレジスタ、１３…ＩＯコントロール回路、１４…ロジックコントロール回路、２０…ＬＢＡ−ＮＡＮＤメモリ（メモリカード）、２１…フラッシュメモリ、２２…メモリコントローラ、２３…フラッシュＩ／Ｆ、２４…ＭＰＵ、２５…ホストＩ／Ｆ、２６…バッファＲＡＭ、２７…ハードウエアシーケンサ。

Claims

電気的書き換え可能なメモリセルが配列され、１つのメモリセルにＮビット（Ｎは２以上の自然数）のデータを格納可能に構成されたメモリセルアレイと、
前記メモリセルアレイの読み出し及び書き込みの制御を行うコントローラと
を備え、
前記メモリセルアレイは、Ｎビットのデータを保持する第１のメモリセルを備えた第１領域と、Ｍビット（ＭはＮ未満の自然数）のデータを保持する第２のメモリセルを備えた第２領域とを含み、
前記第１のメモリセルにアクセスする場合に前記コントローラが受信するアドレスデータのデータ構造と、前記第２のメモリセルにアクセスする場合に外部から受信するアドレスデータのデータ構造とが同一である
ことを特徴とする不揮発性半導体記憶装置。
前記コントローラは、
前記メモリセルの位置を特定する情報を前記アドレスデータとして供給される一方、
前記Ｎビットを表現するＮページのデータのうちのいずれかのページを指定するデータを前記コマンドの一部に含めて供給される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記アドレスデータには、前記Ｎビットを表現するＮページのデータのうちのいずれかのページを指定するデータは含まれていないことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
前記メモリセルアレイは、前記メモリセルを直列接続してなるＮＡＮＤセルユニットを配列して構成され、ワード線を共有する複数の前記ＮＡＮＤセルユニットによりデータ消去単位であるブロックが形成される
請求項１記載の不揮発性半導体記憶装置。
前記ブロックに格納可能なデータが２のべき乗のビット数となるよう、前記ＮＡＮＤセルユニット中の前記メモリセルの数、及び前記ＮＡＮＤセルユニット中でＮビット／セルの記憶方式が実行される前記メモリセルの数が選択されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
１つの前記ＮＡＮＤセルユニット中でデータ記憶に用いられる実効メモリセルの数をＣ、前記実効メモリセルに接続されるワード線の指定のためのワード線アドレスのビット数をＰｗとした場合、２^{（Ｐｗ−１）}＜Ｃ≦２^Ｐｗの関係が成立するようＰｗの値が設定されることを特徴とする請求項４記載の不揮発性半導体記憶装置。