JPH0963298A - Ｒａｍのテスト回路 - Google Patents
Ｒａｍのテスト回路Info
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- JPH0963298A JPH0963298A JP7217870A JP21787095A JPH0963298A JP H0963298 A JPH0963298 A JP H0963298A JP 7217870 A JP7217870 A JP 7217870A JP 21787095 A JP21787095 A JP 21787095A JP H0963298 A JPH0963298 A JP H0963298A
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Abstract
(57)【要約】
【課題】 被テストＲＡＭ１の故障検出率の向上させ
る。 【解決手段】 ＬＦＳＲ２、３は、ｍビット、ｎビット
の疑似パターンを順次発生して、被テストＲＡＭ１のア
ドレス端子、シフタ１１にそれぞれ出力する。スイッチ
ＳをＨにし、シフタ１１は、ＬＦＳＲ３の疑似パターン
の出力をそのまま被テストＲＡＭ１のデータ入力端子に
出力する。被テストＲＡＭ１は、データパターンをアド
レス入力端子に入力されるアドレスにしたがって書き込
み、その書き込まれたデータとシフタ１１の出力を比較
器４により比較する。スイッチＳをＬにし、シフタ１１
は、ＬＦＳＲ３の疑似パターンの出力を１ビットシフト
して、被テストＲＡＭ１のデータ入力端子に出力する。
被テストＲＡＭ１は、そのデータパターンをアドレスに
したがって書き込み、書き込んだデータを読み出し、比
較器４により比較する。
る。 【解決手段】 ＬＦＳＲ２、３は、ｍビット、ｎビット
の疑似パターンを順次発生して、被テストＲＡＭ１のア
ドレス端子、シフタ１１にそれぞれ出力する。スイッチ
ＳをＨにし、シフタ１１は、ＬＦＳＲ３の疑似パターン
の出力をそのまま被テストＲＡＭ１のデータ入力端子に
出力する。被テストＲＡＭ１は、データパターンをアド
レス入力端子に入力されるアドレスにしたがって書き込
み、その書き込まれたデータとシフタ１１の出力を比較
器４により比較する。スイッチＳをＬにし、シフタ１１
は、ＬＦＳＲ３の疑似パターンの出力を１ビットシフト
して、被テストＲＡＭ１のデータ入力端子に出力する。
被テストＲＡＭ１は、そのデータパターンをアドレスに
したがって書き込み、書き込んだデータを読み出し、比
較器４により比較する。
Description
【０００１】
【発明の属する技術分野】本発明は、リニアフィードバ
ックシフトレジスタ（以下、ＬＦＳＲと呼ぶ）構成のア
ドレスパタン生成器、データパタン生成器を用いたＲＡ
Ｍのテスト回路に関するものである。
ックシフトレジスタ（以下、ＬＦＳＲと呼ぶ）構成のア
ドレスパタン生成器、データパタン生成器を用いたＲＡ
Ｍのテスト回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；特開昭６２−１５１７７３号公報 図２は、前記文献に記載されたＲＡＭテスト回路の構成
図である。図２に示すように、従来のＲＡＭのテスト回
路は、被テストＲＡＭ１のｍ（ｍ≧２の整数）ビットの
アドレスを発生するＬＦＳＲ２、被テストＲＡＭ１のｎ
（ｎ≧２の整数）ビットのデータを発生させるＬＦＳＲ
３、被テストＲＡＭ１の出力とＬＦＳＲ３の出力を比較
する比較器４から構成されている。被テストＲＡＭ１の
ｍビットのアドレス入力端子に、ｍビット長のＬＦＳＲ
２が接続され、ｎビットのデータ入力端子にｎビット長
のＬＦＳＲ３が接続されている。ＲＡＭ１のｎビットの
データ出力端子およびＬＦＳＲ３の出力端子には両者の
出力データを比較し、被テストＲＡＭ１の良否を判定す
るための比較器４が接続されている。被テストＲＡＭ１
をテストする場合には、テスト制御回路（図示せず）か
らのクロック信号によってＬＦＳＲ２及びＬＦＳＲ３が
それぞれアドレスパターン及びデータパターンをＲＡＭ
１に供給するとともに、比較器４がデータパターンとＲ
ＡＭ１の出力端子から読み出される出力パターンが一致
しているかを比較する。一致しない場合があれば、被テ
ストＲＡＭ１は不良品であると判断する。図３は、４ビ
ット構成の場合のＬＦＳＲの回路例であり、４つのフリ
ップフロップ１１−１，１１−２、１１−３，１１−４
と１つのＥＸ−ＯＲゲート１２をループ状に接続した構
成となっている。その動作は、前回発生したパターンを
１ビットシフトし、１ビット目のフリップフロップ１１
−１のデータ入力端子に前回のパターンの１ビットと４
ビットのＥＸ−ＯＲ論理を入力するようにしている。一
方、４ビット以外のＬＦＳＲの場合も、同様にビット数
と等しい数のフリップフロップといくつかのＥＸ−ＯＲ
ゲートをループ状に接続して構成できる。
例えば、次のような文献に記載されるものがあった。 文献；特開昭６２−１５１７７３号公報 図２は、前記文献に記載されたＲＡＭテスト回路の構成
図である。図２に示すように、従来のＲＡＭのテスト回
路は、被テストＲＡＭ１のｍ（ｍ≧２の整数）ビットの
アドレスを発生するＬＦＳＲ２、被テストＲＡＭ１のｎ
（ｎ≧２の整数）ビットのデータを発生させるＬＦＳＲ
３、被テストＲＡＭ１の出力とＬＦＳＲ３の出力を比較
する比較器４から構成されている。被テストＲＡＭ１の
ｍビットのアドレス入力端子に、ｍビット長のＬＦＳＲ
２が接続され、ｎビットのデータ入力端子にｎビット長
のＬＦＳＲ３が接続されている。ＲＡＭ１のｎビットの
データ出力端子およびＬＦＳＲ３の出力端子には両者の
出力データを比較し、被テストＲＡＭ１の良否を判定す
るための比較器４が接続されている。被テストＲＡＭ１
をテストする場合には、テスト制御回路（図示せず）か
らのクロック信号によってＬＦＳＲ２及びＬＦＳＲ３が
それぞれアドレスパターン及びデータパターンをＲＡＭ
１に供給するとともに、比較器４がデータパターンとＲ
ＡＭ１の出力端子から読み出される出力パターンが一致
しているかを比較する。一致しない場合があれば、被テ
ストＲＡＭ１は不良品であると判断する。図３は、４ビ
ット構成の場合のＬＦＳＲの回路例であり、４つのフリ
ップフロップ１１−１，１１−２、１１−３，１１−４
と１つのＥＸ−ＯＲゲート１２をループ状に接続した構
成となっている。その動作は、前回発生したパターンを
１ビットシフトし、１ビット目のフリップフロップ１１
−１のデータ入力端子に前回のパターンの１ビットと４
ビットのＥＸ−ＯＲ論理を入力するようにしている。一
方、４ビット以外のＬＦＳＲの場合も、同様にビット数
と等しい数のフリップフロップといくつかのＥＸ−ＯＲ
ゲートをループ状に接続して構成できる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＲＡＭのテスト回路おいては、次のような課題があっ
た。通常、テスト開始時に図３に示すＬＦＳＲをＳＥＴ
端子より初期設定し、オール１にした状態でクロックの
印加を始めるため、各々のＲＡＭのアドレスにライトさ
れるデータは一意的に決まってしまうという問題点があ
った。すなわち、ＬＦＳＲはその公知の性質から疑似乱
数的にパターン（ｎビットのＬＦＳＲの場合には、２n
−１通りのパターン）を生成できるものの、その発生す
るパターンの順序は一定のため、初期値をオール１とし
た場合、例えば、クロックを１０回印加した後の各々の
ＬＦＳＲ２，３の出力データは一意に決まる。よって、
クロック１０回印加後にＬＦＳＲ２の指定するＲＡＭ１
のアドレスには、必ずクロック１０回印加後のＬＦＳＲ
３の出力するデータがライトされる。つまり、ある特定
のアドレスには、ある特定のデータだけがライト及びリ
ードされることになり、故障検出率が低下してしまうと
いう問題点があった。
ＲＡＭのテスト回路おいては、次のような課題があっ
た。通常、テスト開始時に図３に示すＬＦＳＲをＳＥＴ
端子より初期設定し、オール１にした状態でクロックの
印加を始めるため、各々のＲＡＭのアドレスにライトさ
れるデータは一意的に決まってしまうという問題点があ
った。すなわち、ＬＦＳＲはその公知の性質から疑似乱
数的にパターン（ｎビットのＬＦＳＲの場合には、２n
−１通りのパターン）を生成できるものの、その発生す
るパターンの順序は一定のため、初期値をオール１とし
た場合、例えば、クロックを１０回印加した後の各々の
ＬＦＳＲ２，３の出力データは一意に決まる。よって、
クロック１０回印加後にＬＦＳＲ２の指定するＲＡＭ１
のアドレスには、必ずクロック１０回印加後のＬＦＳＲ
３の出力するデータがライトされる。つまり、ある特定
のアドレスには、ある特定のデータだけがライト及びリ
ードされることになり、故障検出率が低下してしまうと
いう問題点があった。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、複数ビットのアドレスパターンを生
成する第１のリニアフィードバックシフトレジスタと、
複数ビットのデータパターンを生成する第２のリニアフ
ィードバックシフトレジスタとを備え、ＲＡＭのテスト
を行うＲＡＭのテスト回路において、以下の回路を設け
ている。すなわち、前記第１のリニアフィードバックシ
フトレジスタの複数ビットの出力端子と被テストＲＡＭ
の複数ビットのアドレス入力端子との間に、前記第１の
リニアフィードバックシフトレジスタの複数の出力端子
の出力信号の前記アドレス入力端子への出力先を切り替
えるシフタまたはスイッチマトリックスを設けている。
第１の発明によれば、以上のようにＲＡＭのテスト回路
を構成したので、第１のリニアフィードバックシフトレ
ジスタより発生したアドレスパターンの被テストＲＡＭ
の複数ビットのアドレス入力端子への出力先を制御信号
に基づいて、シフタ又はスイッチマトリックにより変更
するか、そのまま出力するかを制御する。これにより、
アドレスパターンが被テストＲＡＭの複数ビットのアド
レス入力端子へそのまま出力されるか、アドレス入力端
子へのアドレスが切り替えられて出力される。これによ
り、同一のアドレスについて、異なるデータパターンが
被テストＲＡＭに書き込むことが可能となる。従って、
前記課題を解決できるのである。
を解決するために、複数ビットのアドレスパターンを生
成する第１のリニアフィードバックシフトレジスタと、
複数ビットのデータパターンを生成する第２のリニアフ
ィードバックシフトレジスタとを備え、ＲＡＭのテスト
を行うＲＡＭのテスト回路において、以下の回路を設け
ている。すなわち、前記第１のリニアフィードバックシ
フトレジスタの複数ビットの出力端子と被テストＲＡＭ
の複数ビットのアドレス入力端子との間に、前記第１の
リニアフィードバックシフトレジスタの複数の出力端子
の出力信号の前記アドレス入力端子への出力先を切り替
えるシフタまたはスイッチマトリックスを設けている。
第１の発明によれば、以上のようにＲＡＭのテスト回路
を構成したので、第１のリニアフィードバックシフトレ
ジスタより発生したアドレスパターンの被テストＲＡＭ
の複数ビットのアドレス入力端子への出力先を制御信号
に基づいて、シフタ又はスイッチマトリックにより変更
するか、そのまま出力するかを制御する。これにより、
アドレスパターンが被テストＲＡＭの複数ビットのアド
レス入力端子へそのまま出力されるか、アドレス入力端
子へのアドレスが切り替えられて出力される。これによ
り、同一のアドレスについて、異なるデータパターンが
被テストＲＡＭに書き込むことが可能となる。従って、
前記課題を解決できるのである。
【０００５】
【発明の実施形態】第１の実施形態 図１は、本発明の第１の実施形態のＲＡＭのテスト回路
の構成図であり、図２中の要素と共通の要素には、共通
の符号を付してある。本発明の第１の実施形態のＲＡＭ
のテスト回路が従来のＲＡＭのセルフテスト回路と異な
る点は、ＬＦＳＲ３の出力先を変更するシフタを設け
て、出力先を変更しない場合のパターンによるデータと
出力先を変更したパターンによるデータの２通りのデー
タによりＲＡＭをテストするようにしたことである。図
１に示すように、このＲＡＭのテスト回路は、ｍ（ｍ≧
２の整数）ビットのアドレスを発生するＬＦＳＲ（第１
のＬＦＳＲ）２、ｎ（ｎ≧２の整数）ビットのデータを
発生するＬＦＳＲ（第２のＬＦＳＲ）３、シフタ１１、
及び被テストＲＡＭ１の出力とＬＦＳＲ３の出力を比較
する比較器４により構成されている。被テストＲＡＭ１
のｍビットのアドレス入力端子に、ｍビット長のＬＦＳ
Ｒ２が接続されている。ｎビット長のＬＳＦＲ３の出力
側には、シフタ１１が接続され、シフタ１１の出力側に
は、ｎビットの被テストＲＡＭ１のデータ入力端子が接
続されている。シフタ１１には、スイッチＳよりシフト
動作するしないを制御する制御信号が入力される。被テ
ストＲＡＭ１のｎビットのデータ出力端子およびシフタ
１１の出力端子には両者の出力データを比較し、被テス
トＲＡＭ１の良否を判定するための比較器４が接続され
ている。
の構成図であり、図２中の要素と共通の要素には、共通
の符号を付してある。本発明の第１の実施形態のＲＡＭ
のテスト回路が従来のＲＡＭのセルフテスト回路と異な
る点は、ＬＦＳＲ３の出力先を変更するシフタを設け
て、出力先を変更しない場合のパターンによるデータと
出力先を変更したパターンによるデータの２通りのデー
タによりＲＡＭをテストするようにしたことである。図
１に示すように、このＲＡＭのテスト回路は、ｍ（ｍ≧
２の整数）ビットのアドレスを発生するＬＦＳＲ（第１
のＬＦＳＲ）２、ｎ（ｎ≧２の整数）ビットのデータを
発生するＬＦＳＲ（第２のＬＦＳＲ）３、シフタ１１、
及び被テストＲＡＭ１の出力とＬＦＳＲ３の出力を比較
する比較器４により構成されている。被テストＲＡＭ１
のｍビットのアドレス入力端子に、ｍビット長のＬＦＳ
Ｒ２が接続されている。ｎビット長のＬＳＦＲ３の出力
側には、シフタ１１が接続され、シフタ１１の出力側に
は、ｎビットの被テストＲＡＭ１のデータ入力端子が接
続されている。シフタ１１には、スイッチＳよりシフト
動作するしないを制御する制御信号が入力される。被テ
ストＲＡＭ１のｎビットのデータ出力端子およびシフタ
１１の出力端子には両者の出力データを比較し、被テス
トＲＡＭ１の良否を判定するための比較器４が接続され
ている。
【０００６】図４は、図１中のシフタ１１の一例を示す
トランジスタ回路図である。図４に示すように、このシ
フタ１１は、ｎビットを入力する入力端子１３−ｉ（ｉ
＝１〜ｎ）とｎビットを出力する出力端子１４−ｉ（ｉ
＝１〜ｎ）との間に、スイッチＳによって開閉される２
ｎ個のトランスファーゲート（例えば、ｎｍｏｓトラン
ジスタで構成する）Ｔ1 ，…，Ｔ2nが接続されている。
スイッチＳの出力側には、インバータ１２及びトランス
ファーゲートＴ2k-1（ｋ＝１〜ｎ）のゲートが接続され
ている。インバータの出力側には、トランスファーゲー
トＴ2k（ｋ＝１〜ｎ）のゲートが接続されている。トラ
ンスファーゲートＴ2k-1とＴ2kのソースは、入力端子１
３−ｋに接続されている。トランスファーゲートＴ2k-1
とＴ2k（ｋ＝１，…，ｎ−１）の出力側は、ｋビット目
の出力端子１４−ｋに接続されている。トランスファー
ゲートＴ1とＴ2nの出力側は、第１ビット目を出力する
出力端子１４−１に接続されている。
トランジスタ回路図である。図４に示すように、このシ
フタ１１は、ｎビットを入力する入力端子１３−ｉ（ｉ
＝１〜ｎ）とｎビットを出力する出力端子１４−ｉ（ｉ
＝１〜ｎ）との間に、スイッチＳによって開閉される２
ｎ個のトランスファーゲート（例えば、ｎｍｏｓトラン
ジスタで構成する）Ｔ1 ，…，Ｔ2nが接続されている。
スイッチＳの出力側には、インバータ１２及びトランス
ファーゲートＴ2k-1（ｋ＝１〜ｎ）のゲートが接続され
ている。インバータの出力側には、トランスファーゲー
トＴ2k（ｋ＝１〜ｎ）のゲートが接続されている。トラ
ンスファーゲートＴ2k-1とＴ2kのソースは、入力端子１
３−ｋに接続されている。トランスファーゲートＴ2k-1
とＴ2k（ｋ＝１，…，ｎ−１）の出力側は、ｋビット目
の出力端子１４−ｋに接続されている。トランスファー
ゲートＴ1とＴ2nの出力側は、第１ビット目を出力する
出力端子１４−１に接続されている。
【０００７】以下、図１のＲＡＭのセルフテスト回路の
動作の説明をする。図示しないテスト制御回路より、Ｌ
ＦＳＲ２，３のＳＥＴ端子にセット信号を入力し、ＬＦ
ＳＲ２，３のパターンをオール１に初期化する。ＬＦＳ
Ｒ２は、テスト制御回路より入力されるクロックに同期
して、ｍビットの疑似パターンを順次発生して、被テス
トＲＡＭ１のアドレス入力端子に出力する。ＬＦＳＲ３
は、テスト制御回路より入力されるクロックに同期し
て、ｎビットの疑似パターンを順次発生して、シフタ１
１に出力する。一方、テスト制御回路により、被テスト
ＲＡＭ１にデータを書き込むために、書き込み用の制御
信号を被テストＲＡＭ１の制御端子に出力する。テスト
制御回路より、図４中のスイッチＳの制御信号をＨに
し、トランスファーゲートＴ2k-1（ｋ＝１，…，ｎ）を
オン状態にし、トランスファーゲートＴ2k（ｋ＝１，
…，ｎ）をオフ状態にして、入力端子１３−ｋと出力端
子１４−ｋを接続する。入力端子１３−ｋから入力され
たＬＦＳＲ３の第ｋビット入力信号は、出力端子１４−
ｋから第ｋビット出力信号が出力される。シフタ１１か
ら出力されたデータパターンは、被テストＲＡＭ１のデ
ータ入力端子にそれぞれ入力され、アドレス入力端子に
入力されたアドレスにしたがって、被テストＲＡＭ１に
データが書き込まれる。読み込み用制御信号を被テスト
ＲＡＭ１の制御端子に入力し、書き込んだデータを被テ
ストＲＡＭ１のデータ出力端子より読み出す。そして、
比較器４により、その読み出したデータとＬＦＳＲ３か
ら出力されるデータパターンを比較して、一致していな
ければ、被テストＲＡＭ１が不良品であると判断する。
動作の説明をする。図示しないテスト制御回路より、Ｌ
ＦＳＲ２，３のＳＥＴ端子にセット信号を入力し、ＬＦ
ＳＲ２，３のパターンをオール１に初期化する。ＬＦＳ
Ｒ２は、テスト制御回路より入力されるクロックに同期
して、ｍビットの疑似パターンを順次発生して、被テス
トＲＡＭ１のアドレス入力端子に出力する。ＬＦＳＲ３
は、テスト制御回路より入力されるクロックに同期し
て、ｎビットの疑似パターンを順次発生して、シフタ１
１に出力する。一方、テスト制御回路により、被テスト
ＲＡＭ１にデータを書き込むために、書き込み用の制御
信号を被テストＲＡＭ１の制御端子に出力する。テスト
制御回路より、図４中のスイッチＳの制御信号をＨに
し、トランスファーゲートＴ2k-1（ｋ＝１，…，ｎ）を
オン状態にし、トランスファーゲートＴ2k（ｋ＝１，
…，ｎ）をオフ状態にして、入力端子１３−ｋと出力端
子１４−ｋを接続する。入力端子１３−ｋから入力され
たＬＦＳＲ３の第ｋビット入力信号は、出力端子１４−
ｋから第ｋビット出力信号が出力される。シフタ１１か
ら出力されたデータパターンは、被テストＲＡＭ１のデ
ータ入力端子にそれぞれ入力され、アドレス入力端子に
入力されたアドレスにしたがって、被テストＲＡＭ１に
データが書き込まれる。読み込み用制御信号を被テスト
ＲＡＭ１の制御端子に入力し、書き込んだデータを被テ
ストＲＡＭ１のデータ出力端子より読み出す。そして、
比較器４により、その読み出したデータとＬＦＳＲ３か
ら出力されるデータパターンを比較して、一致していな
ければ、被テストＲＡＭ１が不良品であると判断する。
【０００８】次に、上記と同様にして、ＬＦＳＲ２は、
クロックに同期して、ｍビットの疑似パターンを順次発
生して、被テストＲＡＭ１のアドレス端子に出力し、Ｌ
ＦＳＲ３は、クロックに同期して、ｎビットの疑似パタ
ーンを順次発生して、シフタ１１に出力する。書き込み
用の制御信号を被テストＲＡＭ１の制御端子に入力す
る。図４中のスイッチＳの制御信号をＬにし、トランス
ファーゲートＴ2k-1（ｋ＝１，…，ｎ）をオフ状態に
し、インバータ１２よりＨを出力し、トランスファーゲ
ートＴ2k（ｋ＝１，…，ｎ）をオン状態にする。これに
より、入力端子１３−ｋと出力端子１４−（ｋ＋１）
（ｋ＝１，…，ｎ−１）が接続され、入力端子１３−ｎ
と出力端子１４−１が接続される。
クロックに同期して、ｍビットの疑似パターンを順次発
生して、被テストＲＡＭ１のアドレス端子に出力し、Ｌ
ＦＳＲ３は、クロックに同期して、ｎビットの疑似パタ
ーンを順次発生して、シフタ１１に出力する。書き込み
用の制御信号を被テストＲＡＭ１の制御端子に入力す
る。図４中のスイッチＳの制御信号をＬにし、トランス
ファーゲートＴ2k-1（ｋ＝１，…，ｎ）をオフ状態に
し、インバータ１２よりＨを出力し、トランスファーゲ
ートＴ2k（ｋ＝１，…，ｎ）をオン状態にする。これに
より、入力端子１３−ｋと出力端子１４−（ｋ＋１）
（ｋ＝１，…，ｎ−１）が接続され、入力端子１３−ｎ
と出力端子１４−１が接続される。
【０００９】よって、入力端子１３−ｋ（ｋ＝１，…，
ｎ−１）から入力されたＬＦＳＲ３の第ｋビット入力信
号は、出力端子１４−（ｋ＋１）から第（ｋ＋１）ビッ
ト出力信号として出力され、入力端子１３−ｎから入力
されたＬＦＳＲ３の第ｎビット入力信号は、出力端子１
４−１から第１ビット出力信号として出力される。つま
り、シフタ１１により、ＬＦＳＲ３からの出力データは
１ビットシフトされて、被テストＲＡＭ１のデータ入力
端子に入力される。被テストＲＡＭ１のデータ入力端子
入力されたデータパターンは、アドレス入力端子に入力
されたアドレスにしたがって、被テストＲＡＭ１に書き
込まれる。書き込んだデータを被テストＲＡＭ１のデー
タ出力端子より読み出し、比較器４により、その読み出
したデータとＬＦＳＲ３から出力されるデータパターン
を比較して、一致していなければ、被テストＲＡＭ１が
不良品であると判断する。以上を、被テストＲＡＭ１の
全てのアドレスについて行う。以上説明したように、本
第１の実施形態によれば、従来では特定のアドレスには
特定のパターンデータの組み合わせしかライト、リード
されなかったが、シフタ１１を追加したので、異なる組
み合わせのデータパターンのライト、リードが可能とな
り、テストにより故障検出率の向上が期待できる。
ｎ−１）から入力されたＬＦＳＲ３の第ｋビット入力信
号は、出力端子１４−（ｋ＋１）から第（ｋ＋１）ビッ
ト出力信号として出力され、入力端子１３−ｎから入力
されたＬＦＳＲ３の第ｎビット入力信号は、出力端子１
４−１から第１ビット出力信号として出力される。つま
り、シフタ１１により、ＬＦＳＲ３からの出力データは
１ビットシフトされて、被テストＲＡＭ１のデータ入力
端子に入力される。被テストＲＡＭ１のデータ入力端子
入力されたデータパターンは、アドレス入力端子に入力
されたアドレスにしたがって、被テストＲＡＭ１に書き
込まれる。書き込んだデータを被テストＲＡＭ１のデー
タ出力端子より読み出し、比較器４により、その読み出
したデータとＬＦＳＲ３から出力されるデータパターン
を比較して、一致していなければ、被テストＲＡＭ１が
不良品であると判断する。以上を、被テストＲＡＭ１の
全てのアドレスについて行う。以上説明したように、本
第１の実施形態によれば、従来では特定のアドレスには
特定のパターンデータの組み合わせしかライト、リード
されなかったが、シフタ１１を追加したので、異なる組
み合わせのデータパターンのライト、リードが可能とな
り、テストにより故障検出率の向上が期待できる。
【００１０】第２の実施形態 図５は、本発明の第２の実施形態のＲＡＭのテスト回路
の構成図であり、図１中の要素と共通の要素には、共通
の符号を付してある。本発明の第２の実施形態のＲＡＭ
のテスト回路が第１の実施形態のＲＡＭのテスト回路と
異なる点は、シフタ１１の代わりに、セレクタ２１を設
け、ｎビットの入力データをそのままか反転させて出力
するようにしたことである。図５に示すように、ＬＦＳ
Ｒ３の出力側には、セレクタ２１が接続されている。セ
レクタ２１の出力側には、被テストＲＡＭ１のデータ入
力端子及び比較器４が接続されている。このセレクタ２
１はスイッチＳの制御信号によってｎビットの入力デー
タをそのままかあるいは反転させて出力する機能を有す
る。
の構成図であり、図１中の要素と共通の要素には、共通
の符号を付してある。本発明の第２の実施形態のＲＡＭ
のテスト回路が第１の実施形態のＲＡＭのテスト回路と
異なる点は、シフタ１１の代わりに、セレクタ２１を設
け、ｎビットの入力データをそのままか反転させて出力
するようにしたことである。図５に示すように、ＬＦＳ
Ｒ３の出力側には、セレクタ２１が接続されている。セ
レクタ２１の出力側には、被テストＲＡＭ１のデータ入
力端子及び比較器４が接続されている。このセレクタ２
１はスイッチＳの制御信号によってｎビットの入力デー
タをそのままかあるいは反転させて出力する機能を有す
る。
【００１１】図６は、図１中のセレクタ２１の一例を示
す回路図である。図６に示すように、セレクタ２１は、
ｎ個のインバータＩk （ｋ＝１，…，ｎ）、ｎビットの
セレクタＳk （ｋ＝１，…，ｎ）、インバータ２２、ス
イッチＳより構成されている。各セレクタＳk （ｋ＝
１，…，ｎ）は、トランスファーゲート（例えば、ｎｍ
ｏｓトランジスタで構成する）Ｔ2k-1とＴ2kにより構成
されている。第ｋビット入力する第ｋビット入力端子２
３−ｋは、インバータＩk の入力端子及びトランスファ
ーゲートＴ2k-1のソースに接続されている。インバータ
Ｉkの出力側は、トランスファーゲートＴ2kのソースに
接続されている。トランスファーゲートＴ2k-1，Ｔ2kの
ドレインは、第ｋビット出力する第ｋビット出力端子２
４−２に接続されている。スイッチＳの出力は、トラン
スファーゲート2k-1（ｋ＝１，…，ｎ）のゲート、及び
インバータ２２の入力端子に接続されている。インバー
タ２２の出力側は、トランスファーゲートＴ2kのゲート
に接続されている。第ｋビット出力端子２４−ｋは、被
テストＲＡＭ１の第ｋビットデータ入力端子に接続され
ている。
す回路図である。図６に示すように、セレクタ２１は、
ｎ個のインバータＩk （ｋ＝１，…，ｎ）、ｎビットの
セレクタＳk （ｋ＝１，…，ｎ）、インバータ２２、ス
イッチＳより構成されている。各セレクタＳk （ｋ＝
１，…，ｎ）は、トランスファーゲート（例えば、ｎｍ
ｏｓトランジスタで構成する）Ｔ2k-1とＴ2kにより構成
されている。第ｋビット入力する第ｋビット入力端子２
３−ｋは、インバータＩk の入力端子及びトランスファ
ーゲートＴ2k-1のソースに接続されている。インバータ
Ｉkの出力側は、トランスファーゲートＴ2kのソースに
接続されている。トランスファーゲートＴ2k-1，Ｔ2kの
ドレインは、第ｋビット出力する第ｋビット出力端子２
４−２に接続されている。スイッチＳの出力は、トラン
スファーゲート2k-1（ｋ＝１，…，ｎ）のゲート、及び
インバータ２２の入力端子に接続されている。インバー
タ２２の出力側は、トランスファーゲートＴ2kのゲート
に接続されている。第ｋビット出力端子２４−ｋは、被
テストＲＡＭ１の第ｋビットデータ入力端子に接続され
ている。
【００１２】以下、図５の動作の説明をする。第１の実
施形態の場合と同様にして、ＬＦＳＲ２は、テスト制御
回路より入力されるクロックに同期して、ｍビットの疑
似パターンを順次発生して、被テストＲＡＭ１のアドレ
ス端子に出力する。ＬＦＳＲ３は、クロックに同期し
て、ｎビットの疑似パターンを順次発生して、セレクタ
２１に出力する。また、テスト制御回路により、被テス
トＲＡＭ１にデータを書き込むために、書き込み用の制
御信号を被テストＲＡＭ１の制御端子に出力する。図６
中のスイッチＳの制御信号をＨにし、トランスファーゲ
ートＴ2k-1（ｋ＝１，…，ｎ）をオン状態にし、インバ
ータ２２によりＬを出力し、トランスファーゲートＴ2k
（ｋ＝１，…，ｎ）をオフ状態にする。入力端子２３−
ｋからのｋビット入力は、トランスファーゲートＴ2k-1
を通過して、出力端子２４−ｋに出力される。被テスト
ＲＡＭ１の第ｋビットデータ入力端子には、ＬＦＳＲ３
から出力された第ｋビット出力の出力信号がそのまま入
力される。書き込んだデータを被テストＲＡＭ１のデー
タ出力端子より読み出し、比較器４により、その読み出
したデータとＬＦＳＲ３から出力されるデータパターン
を比較して、一致していなければ、被テストＲＡＭ１が
不良品であると判断する。次に、上記と同様にして、Ｌ
ＦＳＲ２は、クロックに同期して、ｍビットの疑似パタ
ーンを順次発生して、被テストＲＡＭ１のアドレス端子
に出力する。
施形態の場合と同様にして、ＬＦＳＲ２は、テスト制御
回路より入力されるクロックに同期して、ｍビットの疑
似パターンを順次発生して、被テストＲＡＭ１のアドレ
ス端子に出力する。ＬＦＳＲ３は、クロックに同期し
て、ｎビットの疑似パターンを順次発生して、セレクタ
２１に出力する。また、テスト制御回路により、被テス
トＲＡＭ１にデータを書き込むために、書き込み用の制
御信号を被テストＲＡＭ１の制御端子に出力する。図６
中のスイッチＳの制御信号をＨにし、トランスファーゲ
ートＴ2k-1（ｋ＝１，…，ｎ）をオン状態にし、インバ
ータ２２によりＬを出力し、トランスファーゲートＴ2k
（ｋ＝１，…，ｎ）をオフ状態にする。入力端子２３−
ｋからのｋビット入力は、トランスファーゲートＴ2k-1
を通過して、出力端子２４−ｋに出力される。被テスト
ＲＡＭ１の第ｋビットデータ入力端子には、ＬＦＳＲ３
から出力された第ｋビット出力の出力信号がそのまま入
力される。書き込んだデータを被テストＲＡＭ１のデー
タ出力端子より読み出し、比較器４により、その読み出
したデータとＬＦＳＲ３から出力されるデータパターン
を比較して、一致していなければ、被テストＲＡＭ１が
不良品であると判断する。次に、上記と同様にして、Ｌ
ＦＳＲ２は、クロックに同期して、ｍビットの疑似パタ
ーンを順次発生して、被テストＲＡＭ１のアドレス端子
に出力する。
【００１３】ＬＦＳＲ３は、クロックに同期して、ｎビ
ットの疑似パターンを順次発生して、セレクタ２１に出
力する。書き込み用の制御信号を被テストＲＡＭ１の制
御端子に出力する。図６中のスイッチＳの制御信号をＬ
にし、トランスファーゲートＴ2k-1（ｋ＝１，…，ｎ）
をオフ状態にし、インバータ２２よりＨを出力し、トラ
ンスファーゲートＴ2k（ｋ＝１，…，ｎ）をオン状態に
する。入力端子２３−ｋからのｋビット入力は、インバ
ータＩk により反転されて、トランスファーゲートＴ
2k-1を通過して、出力端子２４−ｋに出力される。被テ
ストＲＡＭ１の第ｋビットデータ入力端子には、ＬＦＳ
Ｒ３から出力された第ｋビット出力の反転信号が入力さ
れることになる。書き込んだデータを被テストＲＡＭ１
のデータ出力端子より読み出し、比較器４により、その
読み出したデータとＬＦＳＲ３から出力されるデータパ
ターンを比較して、一致していなければ、被テストＲＡ
Ｍ１が不良品であると判断する。以上を、被テストＲＡ
Ｍ１の全てのアドレスについて行う。
ットの疑似パターンを順次発生して、セレクタ２１に出
力する。書き込み用の制御信号を被テストＲＡＭ１の制
御端子に出力する。図６中のスイッチＳの制御信号をＬ
にし、トランスファーゲートＴ2k-1（ｋ＝１，…，ｎ）
をオフ状態にし、インバータ２２よりＨを出力し、トラ
ンスファーゲートＴ2k（ｋ＝１，…，ｎ）をオン状態に
する。入力端子２３−ｋからのｋビット入力は、インバ
ータＩk により反転されて、トランスファーゲートＴ
2k-1を通過して、出力端子２４−ｋに出力される。被テ
ストＲＡＭ１の第ｋビットデータ入力端子には、ＬＦＳ
Ｒ３から出力された第ｋビット出力の反転信号が入力さ
れることになる。書き込んだデータを被テストＲＡＭ１
のデータ出力端子より読み出し、比較器４により、その
読み出したデータとＬＦＳＲ３から出力されるデータパ
ターンを比較して、一致していなければ、被テストＲＡ
Ｍ１が不良品であると判断する。以上を、被テストＲＡ
Ｍ１の全てのアドレスについて行う。
【００１４】以上説明したように、本第２の実施形態に
よれば、従来では特定のアドレスには特定のパターンデ
ータの組み合わせしかライト、リードされなかったが、
セレクタ２１を追加したので、異なる組み合わせのデー
タパターンのライト、リードが可能となり、テストによ
り故障検出率の向上が期待できる。さらにまた、従来の
場合は印加されるのが特定のデータパターンに限られる
ため、特定アドレスの特定ビットによっては、データ０
だけあるいはデータ１だけのライトリードテストしか行
われないという可能性が考えられたが、本実施形態によ
れば、どのアドレスのどのビットのメモリセルも必ずデ
ータ０及びデータ１のライトリードテストが行われるこ
とになり、故障検出率の向上が期待できる。なお、本発
明は、上記実施形態に限定されず種々の変形が可能であ
る。その変形例としては、例えば次のようなものがあ
る。
よれば、従来では特定のアドレスには特定のパターンデ
ータの組み合わせしかライト、リードされなかったが、
セレクタ２１を追加したので、異なる組み合わせのデー
タパターンのライト、リードが可能となり、テストによ
り故障検出率の向上が期待できる。さらにまた、従来の
場合は印加されるのが特定のデータパターンに限られる
ため、特定アドレスの特定ビットによっては、データ０
だけあるいはデータ１だけのライトリードテストしか行
われないという可能性が考えられたが、本実施形態によ
れば、どのアドレスのどのビットのメモリセルも必ずデ
ータ０及びデータ１のライトリードテストが行われるこ
とになり、故障検出率の向上が期待できる。なお、本発
明は、上記実施形態に限定されず種々の変形が可能であ
る。その変形例としては、例えば次のようなものがあ
る。
【００１５】（１） 第１の実施形態では、データパタ
ーン生成用ＬＦＳＲとＲＡＭのデータ入力端子の間にシ
フタを設ける形態を説明したが、アドレスパターン生成
用ＬＦＳＲとＲＡＭのアドレス入力端子との間にシフタ
を設けても、同じデータパターンで２つの異なるＲＡＭ
のアドレスに出力できるようになり、同様の利点が得ら
れる。また、場合によっては、データパターン生成用Ｌ
ＦＳＲとＲＡＭのデータ入力端子間及びアドレスパター
ン生成用ＬＦＳＲとＲＡＭのアドレス入力端子間の両方
にシフタを設けてもよい。 （２） 第１の実施形態のシフタの構成としては１ビッ
トシフトする回路構成例を示したが、図４の回路構成に
とらわれる必要はないのはいうまでもなく、また、その
機能としても１ビットではない数ビットシフトするもの
でもよく、ビットの順番を入れ替えるスイッチマトリッ
クスのようなものでも構わない。
ーン生成用ＬＦＳＲとＲＡＭのデータ入力端子の間にシ
フタを設ける形態を説明したが、アドレスパターン生成
用ＬＦＳＲとＲＡＭのアドレス入力端子との間にシフタ
を設けても、同じデータパターンで２つの異なるＲＡＭ
のアドレスに出力できるようになり、同様の利点が得ら
れる。また、場合によっては、データパターン生成用Ｌ
ＦＳＲとＲＡＭのデータ入力端子間及びアドレスパター
ン生成用ＬＦＳＲとＲＡＭのアドレス入力端子間の両方
にシフタを設けてもよい。 （２） 第１の実施形態のシフタの構成としては１ビッ
トシフトする回路構成例を示したが、図４の回路構成に
とらわれる必要はないのはいうまでもなく、また、その
機能としても１ビットではない数ビットシフトするもの
でもよく、ビットの順番を入れ替えるスイッチマトリッ
クスのようなものでも構わない。
【００１６】
【発明の効果】以上詳細に説明したように、第１〜第４
の発明によれば、シフタ、マトリックススイッチ、又は
セレクタを設けたので、異なる組み合わせのデータパタ
ーンのライト、リードが可能となり、テストにより故障
検出率の向上が期待できる。
の発明によれば、シフタ、マトリックススイッチ、又は
セレクタを設けたので、異なる組み合わせのデータパタ
ーンのライト、リードが可能となり、テストにより故障
検出率の向上が期待できる。
【図１】本発明の第１の実施形態のＲＡＭのテスト回路
の構成図である。
の構成図である。
【図２】従来のＲＡＭのテスト回路の構成図である。
【図３】ＬＦＳＲの回路構成例（４ビットの場合）を示
す図である。
す図である。
【図４】図１中のシフタのトランジスタ回路図である。
【図５】本発明の第２の実施形態のＲＡＭのテスト回路
の回路構成図である。
の回路構成図である。
【図６】図５中のセレクタの回路図である。
１ 被テストＲＡＭ ２，３ ＬＦＳＲ ４ 比較器 １１ シフタ ２１ セレクタ
Claims (4)
- 【請求項１】 複数ビットのアドレスパターンを生成す
る第１のリニアフィードバックシフトレジスタと、 複数ビットのデータパターンを生成する第２のリニアフ
ィードバックシフトレジスタとを備え、 ＲＡＭのテストを行うＲＡＭのテスト回路において、 前記第１のリニアフィードバックシフトレジスタの複数
ビットの出力端子と被テストＲＡＭの複数ビットのアド
レス入力端子との間に、前記第１のリニアフィードバッ
クシフトレジスタの複数の出力端子の出力信号の前記ア
ドレス入力端子への出力先を制御信号に基づいて切り替
えるシフタまたはスイッチマトリックスを設けたことを
特徴とするＲＡＭのテスト回路。 - 【請求項２】 複数ビットのアドレスパターンを生成す
る第１のリニアフィードバックシフトレジスタと、 複数ビットのデータパターンを生成する第２のリニアフ
ィードバックシフトレジスタとを備え、 ＲＡＭのテストを行うＲＡＭのテスト回路において、 前記第２のリニアフィードバックシフトレジスタの複数
ビットの出力端子と被テストＲＡＭの複数ビットのデー
タ入力端子との間に、前記第２のリニアフィードバック
シフトレジスタの複数の出力端子の出力信号の前記デー
タ入力端子への出力先を制御信号に基づいて切り替える
シフタまたはスイッチマトリックスを設けたことを特徴
とするＲＡＭのテスト回路。 - 【請求項３】 複数ビットのアドレスパターンを生成す
る第１のリニアフィードバックシフトレジスタと、 複数ビットのデータパターンを生成する第２のリニアフ
ィードバックシフトレジスタとを備え、 ＲＡＭのテストを行うＲＡＭのテスト回路において、 前記第１のリニアフィードバックシフトレジスタの複数
ビットの出力端子の出力信号を制御信号に基づいてその
ままかあるいは反転させて被テストＲＡＭの複数ビット
のアドレス入力端子に出力するセレクタを設けたことを
特徴とするＲＡＭのテスト回路。 - 【請求項４】 複数ビットのアドレスパターンを生成す
る第１のリニアフィードバックシフトレジスタと、 複数ビットのデータパターンを生成する第２のリニアフ
ィードバックシフトレジスタとを備え、 ＲＡＭのテストを行うＲＡＭのテスト回路において、 前記第２のリニアフィードバックシフトレジスタの複数
ビットの出力端子の出力信号を制御信号に基づいてその
ままかあるいは反転させて被テストＲＡＭの複数ビット
のデータ入力端子に出力するセレクタを設けたことを特
徴とするＲＡＭのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7217870A JPH0963298A (ja) | 1995-08-25 | 1995-08-25 | Ｒａｍのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7217870A JPH0963298A (ja) | 1995-08-25 | 1995-08-25 | Ｒａｍのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0963298A true JPH0963298A (ja) | 1997-03-07 |
Family
ID=16711066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7217870A Withdrawn JPH0963298A (ja) | 1995-08-25 | 1995-08-25 | Ｒａｍのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0963298A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6543017B1 (en) | 1998-10-28 | 2003-04-01 | Nec Corporation | Semiconductor storage device |
| WO2009028051A1 (ja) * | 2007-08-28 | 2009-03-05 | Fujitsu Limited | メモリの試験方法及びメモリ試験装置 |
| KR101405690B1 (ko) * | 2009-12-31 | 2014-06-10 | 인텔 코오퍼레이션 | 메모리 컨트롤러를 사용하는 로버스트한 메모리 링크 테스팅 |
-
1995
- 1995-08-25 JP JP7217870A patent/JPH0963298A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6543017B1 (en) | 1998-10-28 | 2003-04-01 | Nec Corporation | Semiconductor storage device |
| WO2009028051A1 (ja) * | 2007-08-28 | 2009-03-05 | Fujitsu Limited | メモリの試験方法及びメモリ試験装置 |
| KR101405690B1 (ko) * | 2009-12-31 | 2014-06-10 | 인텔 코오퍼레이션 | 메모리 컨트롤러를 사용하는 로버스트한 메모리 링크 테스팅 |
| US8868992B2 (en) | 2009-12-31 | 2014-10-21 | Intel Corporation | Robust memory link testing using memory controller |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |