CN100368818C - 一种芯片内建电可擦除存储器的测试模块及其测试方法 - Google Patents
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Abstract
本发明公开了一种芯片内建电可擦除存储器的测试模块，旨在提供一种内嵌式的用于集成电路设计及集成电路测试中的内建电可擦除存储器的测试模块。其中芯片内建电测试模块为被测EEPROM模块提供测试激励向量，并将测得的模块响应向量与期待向量比较，向外部提供判断信号。其测试过程是ASIC内部完成。因此，可提供完善的测试向量并保证测试品质，又降低测试成本保证产品有足够的价格竞争力。另外，还可以解决含内嵌式EEPROM模块的集成电路测试时间过长，测试成本过大的问题。
Description
技术领域
本发明涉及一种测试模块及其测试方法，尤其是一种用于集成电路设计及集成电路测试中的芯片内建电可擦除存储器的测试模块及其测试方法。
背景技术
目前，内嵌式电可擦除存储器(Embedded Electri cal ErasableProgrammable ROM，EmbeddedEEPROM)作为非挥发性存储器(Non-volatileMemory，NVM)的一类被广泛应用在许多智能卡类等的需存储器的ASIC产品中，其特点为数据可更新及不须外部的电源便可长期保存。随着专用集成电路(Application Specific Integrated Circuit，ASIC)对EEPROM容量的不断增加，芯片的测试成本也在不断增长，特别是在利用串行手段作为与外部系统进行通讯的ASIC测试成本中，对EEPROM的测试成本的比重日益提高。
以往，对内嵌式EEPROM的测试方式为通过ASIC与外部的输入端口，利用自动测试设备(Automation Test Equipment，ATE)将预先准备好的测试向量，施加到被测EEPROM模块上，再将其响应向量通过ASIC的输出端口，交由ATE设备与期待值相比较来判断被测模块的好坏。
由于ASIC测试所需大量的测试激励和响应向量是通过ASIC的I/O端口，由ATE设备在ASIC外部来判断的，其测试性能受到了诸如测试设备ATE)、被测ASIC的接口方式、I/O端口的性能等方面的制约，致使含EEPROM的ASIC的测试成本相对过高。
发明内容
如何提供一种能完善的测试向量并保证测试品质的测试模块及其测试方法，其可以降低测试成本保证产品有足够的价格竞争力是本发明的一发明目的。
另外，如何解决含内嵌式EEPROM模块的集成电路测试时间过长，测试成本过大，缩短测试周期，提供一种利用上述测试模块而使用的测试方法，是本发明的另一发明目的。
本发明的上述目的是通过下述技术方案实现的：
提供了一种芯片内建电可擦除存储器的测试模块，该测试模块是利用内嵌式测试向量发生及响应比较方法，对含内嵌式模块的专用集成电路进行高效率测试。该测试模块包括一芯片内建测试(BIST)模块和一端与芯片内建测试模块相连接的输入/输出端口2，输入/输出端口2的另一端连接被测内嵌式EEPROM模块，在内嵌式EEPROM模块端口分别连接有输入、输出的外围电路3、4，BIST模块l与被测EEPROM模块5间连接有一块MUX模块6。
本发明的一种芯片内建电可擦除存储器的测试模块的第一优选方案为：所述MUX模块6可是一多通道“二选一”模块。
本发明的一种芯片内建电可擦除存储器的测试模块的第二优选方案为：所述内嵌式EEPROM模块为内嵌式不挥发性存储器模块。
本发明还提供了一种芯片内建电可擦除存储器的测试模块的测试方法，其是通过芯片内建测试模块，为被测EEPROM模块提供测试激励向量，并将被测EEPROM模块的响应向量与期待向量比较，向外部提供一组判断信号，其向量的产生、施加、响应判断完成于集成电路系统内。
本发明的一种芯片内建电可擦除存储器的测试模块的测试方法的第一优选方案为：所述的测试激励向量为EEPROM全存储单元的擦除、全存储单元的写“1”、全存储单元的棋盘格式写入模式、地址译码器的验证模式，以及对全存储单元的读操作模式。
本发明的一种芯片内建电可擦除存储器的测试模块的测试方法的第二优选方案为：所述的响应向量是EEPROM模块在芯片内建测试(BIST)模块所产生的对其激励的向量的作用下，EEPROM模块的输出向量。
本发明的一种芯片内建电可擦除存储器的测试模块的测试方法的第三优选方案为：所述的测试激励向量为EEPROM全存储单元的擦除、全存储单元的写“1”、全存储单元的棋盘格式写入模式、地址译码器的验证模式，以及对全存储单元的读操作模式。并且所述的读操作模式测试流程包括，采用全芯片擦写模式(“OOH”)及其校验、全芯片“FFH”写入及其校验、全芯片棋盘阵列模式写入及其校验；包括用于地址解码器验证的物理存储单元对角线的写“FFH”及校验；以及包括使用外部高压供给和内部高压产生模式的擦写电平的供给模式。
本发明人为了达到上述发明目的，所采用的技术方案是提供了一种能高速、简洁的含内嵌式EEPROM模块ASIC测试的设计方案，其包括：
通过设计一种芯片内建测试(Built-in Self Test，BIST)模块，为被测EEPROM模块提供测试激励向量，并将被测EEPROM模块响应向量与期待向量比较，向外部提供一组判断信号，宋鉴别被测EEPROM模块的良否(参见附图1)。所述“测试激励向量”为：EEPROM全存储单元的擦除，全存储单元的写“1”，全存储单元的棋盘格子(checker：55AAH及AA55H)写入模式，地址译码器的验证模式，以及对全存储单元的读操作模式(参见附图2，本例图是以被测模块为64*64的4kbyteEEPROM的模块来说明，其他矩阵形式构成的模块可类推)；所述“响应向量”的期待值为：BIST模块所产生的EEPROM模块的正常响应向量。
本发明人还提供了测试方案，包括：
1、芯片进入【自测模式】时，可利用较高的动作时钟进行测试。提高测试效率，即在较短的时间内完成对内嵌EEPROM内核的测试。
2、完成测试后，及时在系统上反馈出测试结果。
与现有技术相比，本发明具有以下有益效果：
利用本发明的芯片内建电可擦除存储器的测试模块可以节约测试时间、降低测试成本，特别是对地址及数据利用串行通讯方式而设计的集成电路(如：智能IC卡类的银行卡、交通卡、社保卡、身份证；无线通讯用SIM卡，UIM卡等)由于测试向量的产生及比较都是在芯片内部完成的，再加上简洁的算法，通过较高速的内部时钟控制，根据测试对象(如，EEPROM内核的容量)不同，测试时间可以得到明显的缩短。如：含64K ByteEEPROM内嵌式模块的上述芯片可将测试时间降低到原先的1/3以内。
由于测试过程(向量的产生、施加、响应的判断等)主要是在ASIC内部完成的，测试速率可以在一个较高的频率下进行，大大降低了诸如ATE、被测ASIC的接口方式、I/O端口性能的不佳等因素带来的对测试效率的影响，提高了测试效率。
附图说明
图1是内含本发明的模块及内嵌式EEPROM模块的专用集成电路(ASIC)示意图；
图2是BIST模式时的测试流程图：
其中，
1为BIST模块(BIST Macro)；
2为外围电路(User Logic)(BIST I/O)；
3为外围电路(UserLogic)(EEPROM模块输入(EEPROMMacrolnputs))；
4为外围电路(User Logic)(EEPROM模块输出(EEPROM MacroOutputS))；
5为内嵌式EEPROM模块(EEPROM Macro)(DUT)；
6为MUX模块。
具体实施方式
下面结合附图和实施例对本发明作进一步描述。
以一个含EEPROM模块逻辑电路为例，说明其利用本方法的实现过程及测试过程。(本方案的实现方式不仅限于此)
(1)充分了解所需测试对象(EEPROM硬核)，所提供的输入和输出端口的类型和可控的功能。通常IP供应商所提供的EEPROM硬核，包含了诸如全芯片的擦写、单字节的擦写读、奇偶行的擦写机能。外部高压、内部高压(擦写EEPROM存储单元需要的相对模块正常工作的电源电压)的使用环境和条件等。特别是，各个功能对时序的要求。
(2)BIST模块的生成：可利用HDL(HardwareDescriptionLanguage，如VHDL、Verilog等)硬件描述语言工具，构成一个独立的子模块，包含，包括附图2内容的测试模式(附图2中，64为4k bytes EEPROM模块内的存储单元的矩阵构成形式64*64，本例图是以被测模块为64*64的4kbyteEEPROM的模块来说明，其他矩阵形式构成的模块可类推)。即其测试内容包含全芯片擦写模式、全芯片“OOH”校验、全芯片“FFH”写入模式、全芯片“FFH”校验、全芯片棋盘阵列模式写入模式、全芯片棋盘阵列模式校验、使用外部高压模式。其中相应测试项目的顺序并非固定。
(3)与先前已完成的用户逻辑部(如，SIM卡的基本电路)及BIST模块进行编译(可独立或混合编译)、验证仿真等操作，来完成逻辑电路的前端设计。
(4)后端设计为完成步骤(3)后，利用逻辑单元的物理综合库和相应的自动布局布线工具(如，SE等)，将用户逻辑和本BIST模块实现物理布局。
(5)将步骤(4)后的版图与IP供应商提供的EEPROM物理模块，合并在一起，形成一个完整的含对EEPROM模块自测功能的应用产品。
(6)对制造出来的产品(芯片)，可利用逻辑测试仪(ATE)或芯片使用环境等，设置相应的激励条件让BIST模块去诊断芯片内EEPROM模块，并通过设置的输出端口来判断其性能。
Claims (7)
1.一种芯片内建电可擦除存储器的测试模块，其特征在于：所述测试模块包括一芯片内建测试(BIST)模块和一端与所述芯片内建测试模块相连接的输入/输出端口(2)，所述输入/输出端口(2)的另一端连接被测内嵌式EEPROM模块，在内嵌式EEPROM模块端口分别连接有输入、输出的外围电路(3)、(4)，BIST模块(1)与被测EEPROM模块(5)间连接有一块MUX模块(6)。
2.如权利要求1中所述的一种芯片内建电可擦除存储器的测试模块，其特征在于：所述MUX模块(6)可是一多通道“二选一”模块。
3.如权利要求1所述的一种芯片内建电可擦除存储器的测试模块，其特征在于：所述内嵌式EEPROM模块为内嵌式不挥发性存储器模块。
4.一种芯片内建电可擦除存储器的测试模块的测试方法，其特征在于：是通过芯片内建测试模块，为被测EEPROM模块提供测试激励向量，并将被测EEPROM模块的响应向量与期待向量比较，向外部提供一组判断信号，其向量的产生、施加、响应判断完成于集成电路系统内。
5.如权利要求4中所述的一种芯片内建电可擦除存储器的测试模块的测试方法，其特征在于：所述的测试激励向量为EEPROM全存储单元的擦除、全存储单元的写“1”、全存储单元的棋盘格式写入模式、地址译码器的验证模式，以及对全存储单元的读操作模式。
6.如权利要求4中所述的一种芯片内建电可擦除存储器的测试模块的测试方法，其特征在于：所述的响应向量是EEPROM模块在芯片内建测试模块所产生的对其激励的向量的作用下，EEPROM模块的输出向量。
7.如权利要求5中所述的一种芯片内建电可擦除存储器的测试模块的测试方法，其特征在于：所述的读操作模式测试流程包括，采用全芯片擦写模式(“OOH”)及其校验、全芯片“FFH”写入及其校验、全芯片棋盘阵列模式写入及其校验；包括用于地址解码器验证的物理存储单元对角线的写“FFH”及校验；以及包括使用外部高压供给和内部高压产生模式的擦写电平的供给模式。
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