CN101819940B - 测试晶片的方法及测试结构 - Google Patents

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Abstract

本发明公开了一种测试晶片的方法及测试结构，包括模拟晶片、要测试晶片及电连接模拟晶片和要测试晶片的两个接点的金属引线，使模拟晶片和要测试晶片进行测试信号交互，得到要测试晶片的测试结果，对要测试晶片测试之前，在所述金属引线及模拟晶片周围设置多条金属线。本发明提供的方法及测试结构保证测试晶片时，得到的晶片测试结果准确。

Description

测试晶片的方法及测试结构
技术领域
本发明涉及半导体制造领域，特别涉及一种测试晶片的方法及测试结构。 
背景技术
集成电路已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件，当前集成电路提供的性能和复杂度远远超过了当初的预想。为了在复杂度和电路密度，即在给定的晶片面积上能够封装的器件数目方面取得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。 
晶片的电性特性及在晶片上形成的器件，如静态存储器(SRAM)的特征尺寸会影响最终制成器件的性能。因此，在制程中，需要对晶片进行电性特性测试，以检测和淘汰不合格的晶片。 
以晶片形成的器件为SRAM为例，说明现有是如何测试晶片的。图1为现有的晶片测试结构示意图，该测试结构主要由模仿晶片特性的模拟晶片1、金属引线2及晶片3组成。其中，模拟晶片1匹配于晶片3并被设置在SRAM芯片上，其通过金属引线2接触晶片3上的两个接点垫(PAD)而构成电性接触，进行测试信号交互，获取晶片3的电性测试结果。 
从图1可以看出，由于模拟晶片1和要测试晶片3的两个PAD之间存在距离，所以需要通过金属线2连接并进行电性接触，金属线2以及模拟晶片1的周围介质为空气。采用这种方式得到的晶片3的电性测试结果不准确。 
发明内容
有鉴于此，本发明提供一种测试晶片的方法，采用该方法测试晶片，得到的晶片测试结果准确。
本发明还提供一种测试晶片的测试结构，该测试结构保证测试晶片时，得到的晶片测试结果准确。 
为达到上述目的，本发明实施例的技术方案具体是这样实现的： 
一种测试晶片的方法，包括模拟晶片、要测试晶片及电连接模拟晶片和要测试晶片的两个接点的金属引线，使模拟晶片和要测试晶片进行测试信号交互，得到要测试晶片的测试结果，该方法还包括： 
对要测试晶片测试之前，在所述金属引线及模拟晶片周围设置多条金属线。 
所述多条金属线分为两个部分，一部分平行于所述金属引线并等距离设置，另一部分垂直于所述金属引线并等距离设置。 
所述等距离为2μm。 
所述多条金属线距离所述要测试晶片的两个接点分别为10μm。 
所述测试晶片为静态存储器。 
一种测试晶片的测试结构，包括模拟晶片、要测试晶片及电连接模拟晶片和要测试晶片的两个接点的金属引线，该测试结构还包括： 
位于所述金属引线及模拟晶片周围的多条金属线。 
所述多条金属线分为两个部分，一部分平行于所述金属引线并等距离设置，另一部分垂直于所述金属引线并等距离设置。 
所述等距离为2μm。 
所述多条金属线距离所述要测试晶片的两个接点分别为10μm。 
由上述技术方案可见，本发明在对晶片测试时，将用于连接模拟晶片和要测试晶片的两个PAD的金属引线以及模拟晶片周围设置多条金属线，由于晶片在实际工作时，周围的环境就是电介质的环境，所以本发明提供的测试方法及测试结构保证了得到的晶片测试结果准确。 
附图说明
图1为现有的晶片测试结构示意图； 
图2为本发明的晶片测试结构示意图； 
图3为SRAM芯片俯视图； 
图4为现有技术和本发明测试晶片得到的Vtsat测试值范围的对比示意图； 
图5为现有技术和本发明测试晶片得到的Vtlin测试值范围的对比示意图； 
图6为现有技术和本发明测试晶片得到的Idsat测试值范围的对比示意图。 
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。 
图1所示的测试结构在测试晶片时，得到的晶片测试结果不准确的原因是因为该测试结构并没有真正模拟晶片在实际工作时的环境，所以导致测试得到的晶片测试结果不准确。 
晶片在实际工作过程中，周围的环境为电介质，所以为了得到晶片准确的测试结果，需要模拟电介质的工作环境。因此，本发明设置的测试结构，将用于连接模拟晶片和要测试晶片的两个PAD的金属引线以及模拟晶片周围设置多条金属线，使测试晶片在测试时交互的测试信号处于电介质环境中，而不像现有技术那样处于空气介质中，这样，进行测试后就可以得到晶片准确的测试结果。 
图2为本发明的晶片测试结构示意图，该测试结构由模仿晶片特性的模拟晶片1、金属引线2、晶片3及多条金属线3组成。其中，模拟晶片1匹配于晶片3并被设置在SRAM芯片上，其通过金属引线2接触晶片3上的两个PAD而构成电性接触，进行测试信号交互，获取晶片3的电性测试结果，多条金属线4位于金属引线2及模拟晶片1的周围，形成电介质。
具体地，多条金属线4分为两部分，一部分平行于金属引线2并等距离设置；另一部分垂直于金属引线2并等距离设置，所设定的等距离根据制程设计规则中所规定的最小的间距进行设定，较佳地距离为2μm。多条金属线4距离PAD为10μm，防止与PAD接触。 
在本发明中，测试晶片形成的器件可以为SRAM。 
为了对图1和图2所示的两种测试结构对晶片的测试准确率进行比较，本发明进行了测试，如图3所示，图3为SRAM芯片俯视图，其中，左斜杠区域为多晶硅，右斜杠区域为有源区，涂敷区域为接触孔。在图3所示的SRAM芯片上选取3个区域，分别为PG、PD和PU，在这三个区域上分别采用图1和图2所示的测试结构进行测试，得到的饱和电压(Vtsat)测试值范围示意图、最低导通电压(Vtlin)测试值范围示意图，及饱和电流(Idsat)测试值范围示意图分别为图4、图5和图6。 
从图4、图5和图6可以看出，采用本发明测试晶片得到的在PG、PD和PU测试值范围比采用现有技术测试晶片的PG、PD和PU测试值范围明显小，而根据理论得知，对于SRAM芯片上的一个区域上的不同测试点来说，得到的Vtsat值、Vtlin值及Idsat值的变化范围应该不大，因此，采用本发明测试晶片得到的测试结果比采用现有技术测试晶片得到的测试结果准确。 
以上举较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。 

Claims (9)

1.一种测试晶片的方法，包括模拟晶片、要测试晶片及电连接模拟晶片和要测试晶片的两个接点的金属引线，使模拟晶片和要测试晶片进行测试信号交互，得到要测试晶片的测试结果，其特征在于，该方法还包括：
对要测试晶片测试之前，在所述金属引线及模拟晶片周围设置多条金属线。
2.如权利要求1所述的方法，其特征在于，所述多条金属线分为两个部分，一部分平行于所述金属引线并等距离设置，另一部分垂直于所述金属引线并等距离设置。
3.如权利要求2所述的方法，其特征在于，所述等距离为2μm。
4.如权利要求1、2或3所述的方法，其特征在于，所述多条金属线距离所述要测试晶片的两个接点分别为10μm。
5.如权利要求1所述的方法，其特征在于，所述测试晶片为静态存储器。
6.一种测试晶片的测试结构，包括模拟晶片、要测试晶片及电连接模拟晶片和要测试晶片的两个接点的金属引线，其特征在于，该测试结构还包括：
位于所述金属引线及模拟晶片周围的多条金属线。
7.如权利要求6所述的测试结构，其特征在于，所述多条金属线分为两个部分，一部分平行于所述金属引线并等距离设置，另一部分垂直于所述金属引线并等距离设置。
8.如权利要求7所述的测试结构，其特征在于，所述等距离为2μm。
9.如权利要求6、7或8所述的测试结构，其特征在于，所述多条金属线距离所述要测试晶片的两个接点分别为10μm。
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