CN1424752A

CN1424752A - 适用于集成电路芯片的信号检测方法

Info

Publication number: CN1424752A
Application number: CN 03100924
Authority: CN
Inventors: 林益明; 刘贞男
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2003-01-07
Filing date: 2003-01-07
Publication date: 2003-06-18
Anticipated expiration: 2023-01-07
Also published as: CN1198326C

Abstract

一种适用于集成电路芯片的信号检测方法，其中，第一集成电路芯片负责送出多个测试样本来检测第二集成电路芯片。根据本发明，第一集成电路芯片一次输出一个不同的测试样本，而第二集成电路芯片则依次接收并锁存输出的测试样本以得到接收数据，接着依据接收数据和输出测试样本，第二集成电路芯片可以决定接收数据是否正确；若接收数据有误且存在至少一个错误比特，则第二集成电路芯片会参照测试样本所属的测试型态，指示对应错误比特的信号线存在着接地弹跳噪声或电源弹跳噪声的干扰问题。

Description

适用于集成电路芯片的信号检测方法

技术领域

本发明是有关于集成电路设计的领域，特别是指自动检测及微调集成电路信号品质的方法。

背景技术

随着半导体制造进程的进步，目前的集成电路(Integrated Circuit，IC)芯片其工作频率与以往相较已大幅提高，不仅如此，其处理的数据宽度，也从早期的8比特倍数成长到64、甚至128比特，虽然可使系统的整体效能提升，但IC设计者、电路系统工程师、线路布局人员以及印刷电路板(Printed CircuitBoard，PCB)制造商却也面临更严苛的挑战。当IC芯片的速度变得愈快、密度愈高时，整体电路系统的电磁干扰(Electromagnetic Interference，EMI)防治问题也日趋重要。

在高速电路系统中，最常见的问题即为接地弹跳(ground bounce)和电源弹跳(power bounce)噪声所引起的干扰，其出现的时间，通常是在IC芯片的一组数据或地址输出信号一同进行切换时，因此这类噪声又可称为同时切换输出(Simultaneous Switching Output，SSO)噪声。以8比特的信号为例，若最低有效位(LSB)为逻辑“0”，当其余信号同时从逻辑“1”切换至逻辑“0”时，即信号从“11111110”变为“00000000”的瞬间，IC芯片的接地引脚因寄生电感(parasitic inductance)而引起电位变化，使IC芯片的接地电位产生弹跳噪声，如图1所示，若反弹的电压太大，很可能让接收端将最低有效位误判为逻辑“1”；若最高有效位(MSB)为逻辑“1”，当其余信号同时从逻辑“0”切换至逻辑“1”时，即信号从“10000000”变为“11111111”的瞬间，IC芯片的电源引脚因寄生电感而引起电位变化，使IC芯片的电源电位产生弹跳噪声，如图2所示，若陷落的电压太大，很可能让接收端将最高有效位误判为逻辑“0”。发生如此的错误，情形轻微者只会使系统的整体效能降低，然而这会使系统不稳而造成当机问题。有鉴于此，如何让同时切换输出噪声能够被快速正确的检查出来并进行改善，成为高速电路设计上的重要课题。

发明内容

本发明的目的是提供一种信号检测及微调方法，使集成电路芯片本身便能轻易的检测出接地弹跳和电源弹跳的噪声问题，并在芯片内部进行微调，以避免因这类噪声所导致的错误。

为达上述目的，本发明提供一种适用于集成电路芯片的信号检测方法，具有以下的步骤：首先，第一集成电路芯片从数个测试样本中，依次轮流输出其中一个测试样本，而第二集成电路芯片则依次接收并锁存该输出测试样本以得到一接收数据。然后根据接收数据和输出测试样本，第二集成电路芯片决定接收数据是否正确。若接收数据有误且存在至少一个错误比特，则第二集成电路芯片根据测试样本所属的测试型态，指示对应错误比特的信号线存在噪声干扰。重复上述的步骤，直到第一集成电路芯片将所有测试样本输出完毕。

因此，本发明在测试上不必借助昂贵的仪器便能完成，且节省了时间和人力；不仅如此，也无需更改设计或PCB的布局，便能解决接地弹跳噪声和电源弹跳噪声所引发的问题。

附图说明

图1是接地弹跳噪声的示意图；

图2是电源弹跳噪声的示意图；

图3是本发明优选实施例的流程图；

图4是根据本发明调整参考电压电平以改变数字逻辑判断电平的示意图；以及

图5是根据本发明调整输出驱动能力以改变时序的示意图。

符号说明

VREF～参考电压

CLK～工作时脉

D～原始输出信号

D-150ps～提高驱动能力的输出信号

D-300ps～再提高驱动能力的输出信号

VDD～电源电压

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合所附图式，作详细说明如下：

本发明利用已知且具有固定变化的测试样本(test pattern)，使传送和接收端上的IC芯片在其引脚及其间连接的信号在线产生输出切换的效果，以检测是否存在接地弹跳和电源弹跳的噪声问题。若接收端的IC芯片判断出现错误时，其本身会自动调整参考电压电平，以改变数字逻辑的判断电平；若仍发生错误，传送端的IC芯片再调整信号输出脚的驱动能力，改变其信号输出时序以求避开发生噪声的时间点。

根据本发明，传送和接收端上的IC芯片均内建或自己产生多个测试样本，而这些测试样本包括接地弹跳噪声测试型态、电源弹跳噪声测试型态以及高负载测试型态，以检测不同的噪声问题。在优选实施例中，传送IC芯片先输出所有位均为逻辑“1”的测试样本，再依次将测试样本由最低有效位开始到最高有效位轮流变成逻辑“0”，接收IC芯片据此检测收到的数据是否正确，以8比特的测试样本为例，即：“11111111”→“11111110”→“11111100”→…→“10000000”→“00000000”，以上测试样本是属接地弹跳噪声测试型态；就电源弹跳噪声测试型态而言，传送IC芯片先输出所有位均为逻辑“0”的测试样本，再依次将测试样本由最低有效位开始到最高有效位轮流变成逻辑“1”，即：“00000000”→“00000001”→“00000011”→…→“01111111”→“11111111”；关于高负载测试型态，传送IC芯片先输出所有位均为逻辑“1”的测试样本，再将除最低有效位之外的位同时切换至逻辑“0”，以此测试高负载时是否在最低有效位引起接地弹跳噪声，然后再次输出所有位均为逻辑“1”的测试样本，以此测试高负载时是否在最低有效位引起电源弹跳噪声，接着将除最高有效位之外的位同时切换至逻辑“0”，以此测试高负载时是否在最高有效位引起接地弹跳噪声，然后再次输出所有位均为逻辑“1”的测试样本，以此测试高负载时是否在最高有效位引起电源弹跳噪声，即：”

“11111111”→“00000001”→“11111111”→“10000000”→“11111111”。此外，为配合本发明，传送和接收端上的IC芯片可具有一输入引脚以启动本发明的自我检测模式，还具有一组输出引脚以指示是否发生错误并指出是那一个测试样本引发错误。

为彰显本发明的特征，接下来配合图3中优选实施例的流程图，进一步地说明本发明。在待测系统中的IC芯片通过上述的输入引脚启动本发明的自我检测模式之后，第一IC芯片从数个测试样本中，依次轮流地选择一个测试样本并输出之(步骤S310)，而第二IC芯片则依次接收并锁存(latch)此输出测试样本以得到一接收数据(步骤S320)；此时，第一IC芯片担任传送角色，而第二IC芯片则扮演接收角色。然后，根据这个接收数据和对应的输出测试样本，第二IC芯片决定接收数据是否正确(步骤S330)。若接收数据有误且存在至少一个错误比特，则第二IC芯片指出是在第几次测试样本发生错误(步骤S340)，且可以根据此输出测试样本所属的测试型态，指示对应这个错误比特的信号线或芯片引脚上存在着噪声干扰。当接收数据有误，第二IC芯片根据测试型态，调整其参考电压VREF的电平，以改变第二IC芯片的数字逻辑判断电平，并且/或者调整错误比特对应的信号输出脚其驱动能力，以改变信号输出时序以求避开发生噪声的时间点(步骤S350)，之后，再前进到下一步骤。若接收数据正确，则自动递增测试样本至下一个(步骤S360)。接着检查测试样本是否为最后一个(步骤S370)，若不是，则重复上述的步骤，直到第一IC芯片将所有测试样本输出完毕。若测试样本已全部检测，则决定是否将第一、第二IC芯片的传送和接收角色互换(步骤S380)。

一般而言，数字IC芯片其逻辑判断电平是由参考电压V_REF来决定，并依据工作时脉来取样数据。若接收数据在取样时大于V_REF，则IC芯片判定接收数据为逻辑“1”；若接收数据在取样时小于V_REF，则IC芯片判定接收数据为逻辑“0”。传统上V_REF的电平则由外部的电阻来分压，必须以人工方式才能调整。根据本发明，接收端上的IC芯片能够以更改其内部缓存器设定值的方式来自动调整V_REF的电平，且每次以0.01伏特为单位来调整，累积的调整需在上下0.1伏特的范围内。再者，传送端上的IC芯片能够以更改其内部缓存器设定值的方式来自动调整信号输出脚的驱动能力，达到信号输出时序的改变，每次以150微微秒(pico-second，ps)为单位来调整，而累积的调整需在前后300微微秒的范围内。参考图4，若测试样本是属于电源弹跳噪声测试型态，则减少参考电压的电平，即：V_REF＝V_REF-0.01V，以降低第二IC芯片的数字逻辑判断电平；若测试样本是属于接地弹跳噪声测试型态，则增加参考电压的电平，即：V_REF＝V_REF+0.01V，以提高第二IC芯片的数字逻辑判断电平。另一方面，第一IC芯片可以提高对应于错误比特信号输出脚的驱动能力，以使该信号输出脚的信号输出时序加快；反之，可以降低对应于错误比特信号输出脚的驱动能力，以使该信号输出脚的信号输出时序减慢。参考图5，图中所示D是原始输出信号，D-150ps是经过提高驱动能力的输出信号，而D-300ps则是再提高驱动能力后的输出信号。相对于同样的工作时脉CLK，信号D-150ps、D-300ps分别提前150微微秒和300微微秒，借此时序上的微调，以求避开发生噪声的时间点。

综合以上所述，本发明能够利用特别设计的测试样本来自动检测信号，并且通过水平(改变信号输出时序)、垂直(逻辑判断电平)轴上的调整，达到克服接地弹跳噪声和电源弹跳噪声的目的。因此，在测试上不必借助昂贵的仪器便能完成，且节省了时间和人力；不仅如此，也无需更改设计或PCB的布局，便能解决接地弹跳噪声和电源弹跳噪声所引发的问题。

虽然本发明已以一具体实施例揭露如上，然其仅为了易于说明本发明的技术内容，而并非将本发明狭义地限定于该实施例，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作一些的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。

Claims

1.一种适用于集成电路芯片的信号检测方法，该方法至少包含下列步骤：

一第一集成电路芯片从多个测试样本中，依次轮流输出这些测试样本中的一测试样本；

一第二集成电路芯片依次接收并锁存该输出测试样本以得到一接收数据；

根据该接收数据和该输出测试样本，该第二集成电路芯片决定该接收数据是否正确；

若该接收数据有误且存在至少一错误比特，则该第二集成电路芯片根据这些测试样本所属的测试型态，指示对应该错误比特的一信号线存在一噪声干扰；以及

重复上述步骤，直到该第一集成电路芯片将这些测试样本输出完毕。

2.如权利要求1所述的信号检测方法，其中上述多个测试样本至少包含一接地弹跳噪声测试型态、一电源弹跳噪声测试型态以及一高负载测试型态。

3.如权利要求2所述的信号检测方法，还至少包含下列步骤：

若上述接收数据有误，则上述第二集成电路芯片根据上述多个测试样本所属的测试型态，调整一参考电压电平，以改变上述第二集成电路芯片的数字逻辑判断电平。

4.如权利要求3所述的信号检测方法，其中上述第二集成电路芯片在上述接收数据发生错误时，若上述多个测试样本是关于上述电源弹跳噪声测试型态，则减少上述参考电压电平，以降低上述第二集成电路芯片的数字逻辑判断电平。

5.如权利要求3所述的信号检测方法，其中上述第二集成电路芯片在上述接收数据发生错误时，若上述多个测试样本是关于上述接地弹跳噪声测试型态，则增加上述参考电压电平，以提高上述第二集成电路芯片的数字逻辑判断电平。

6.如权利要求3所述的信号检测方法，其中上述第二集成电路芯片每次以0.01伏特为单位来调整上述参考电压电平。

7.如权利要求3所述的信号检测方法，其中上述第二集成电路芯片以更改一内部缓存器设定值的方式来调整上述参考电压电平。

8.如权利要求1所述的信号检测方法，还至少包含下列步骤：

根据上述接收数据的上述错误比特，上述第一集成电路芯片调整对应上述错误比特的一信号输出脚的驱动能力，以改变该信号输出脚的信号输出时序。

9.如权利要求8所述的信号检测方法，其中上述第一集成电路芯片提高对应上述错误比特的上述信号输出脚的驱动能力，以使上述信号输出脚的信号输出时序加快。

10.如权利要求8所述的信号检测方法，其中上述第一集成电路芯片降低对应上述错误比特的上述信号输出脚的驱动能力，以使上述信号输出脚的信号输出时序减慢。

11.如权利要求8所述的信号检测方法，其中上述第一集成电路芯片在调整上述信号输出脚的驱动能力时，每次以150微微秒为单位来改变上述信号输出脚的信号输出时序。

12.如权利要求8所述的信号检测方法，其中上述第一集成电路芯片以更改一内部缓存器设定值的方式来调整上述信号输出脚的驱动能力。