CN1838095A - 高速信号传输电路 - Google Patents

Abstract

一种高速信号传输电路，其包括至少一个驱动电路、一传输线及至少一个接收电路，所述驱动电路经由所述传输线向所述接收电路传递驱动信号，其中所述驱动电路与所述接收电路之间的传输线经由电容C接地。相对于现有技术，所述高速信号传输电路省去了终端电路，节省了主板上大量的布线空间、节约了电源电压的使用，从而降低了主板的制造成本，同时，在所述传输线上接入电容以消减信号杂讯，从而保证了信号传输品质。

Description

高速信号传输电路

【技术领域】

本发明涉及一种信号传输电路，特别是涉及一种用于主板上的高速信号传输电路。

【背景技术】

电子技术的发展使得IC(Integrated Circuit，集成电路)的工作速度越来越快，工作频率越来越高，通常认为如果数字逻辑电路的频率达到或者超过45MHZ～50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3)，该电路就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端信号的上升时间，则认为此类信号是高速信号并产生传输线效应，即连线不再是显示集总参数的单纯的导线，而是呈现出分布的参数效应，在此情况下，一条导线已经不再是单纯的导线，而须当作传输线看待，按照传输线理论来处理，此时，只有通过使用高速电路设计知识，才能实现设计过程的可控性，否则基于传统方法设计的印刷电路板将无法工作，这就是高速设计。

随着半导体工艺的发展，高速设计成为产品设计中的一个重要环节，与传统的设计比较，高速设计要更多地考虑到信号完整性问题，其主要表现在过冲(overshoot)、下冲(undershoot)、振铃(ringing)、延迟(delay)串扰(crosstalk)和反射(reflection)等方面。所谓反射是指当信号在高速印刷电路板上沿传输线传输时遇到阻抗不匹配，将有部分信号从阻抗不连续点沿传输线传回的现象。

北桥芯片是主板芯片组中起主导作用的最重要的组成部分，负责与CPU的联系并控制内存、AGP、PCI数据在北桥内部传输，提供对CPU的类型和主频、系统的前端总线频率、内存的类型和最大容量、PCI/AGP插槽、ECC纠错等支持。如图1所，为现有技术中北桥芯片与内存架构示意图，该布局架构包括一北桥芯片10、一传输线20及一内存30。所述北桥芯片10经由所述传输线20向所述内存30传递信号。同时，作为一种高速信号传输电路在设计上必须考虑到信号完整性问题，为防止信号在所述内存30端反射，业界通常在所述内存30后并联接入一终端电路40，所述终端电路40包括一终端电阻Rtt，所述终端电阻Rtt又接入一电压Vtt。该终端电阻40作为阻抗匹配可以消除或消弱反射波，提高信号传输的品质。

但是采用终端电路消除反射波的设计需要提供Vtt电压，从系统电压转换为终端电阻所需的电压Vtt必须通过额外的电压转换电路，这不但要消耗一定的电源电压、占用主板上大量的布线空间，同时还会增加主板的制造成本。

【发明内容】

鉴于以上内容，有必要提供一种在无终端电路的情况下仍能保证信号传输品质的高速信号传输电路。

一种高速信号传输电路包括至少一个驱动电路、一传输线及至少一个接收电路，所述驱动电路经由所述传输线向所述接收电路传递驱动信号，其中所述驱动电路与所述接收电路之间的传输线经由电容C接地。

相对于现有技术，所述的高速信号传输电路去掉了终端电路，节省了主板上大量的布线空间、节约了电源电压的使用，从而降低了主板的制造成本，同时，在所述传输线上接入电容以消减信号杂讯，从而保证了信号传输品质。

【附图说明】

图1是现有技术中北桥芯片与内存布局的架构示意图。

图2是本发明较佳具体实施方式的示意图。

图3是本发明较佳具体实施方式在频域中的阻抗波形示例图。

图4是本发明较佳具体实施方式应用于北桥芯片及DDRII内存架构中时信号在时域中的仿真波形图。

图5是本发明较佳具体实施方式应用于北桥芯片及DDRII内存架构中时信号的仿真眼图。

【具体实施方式】

下面结合附图及较佳具体实施方式对本发明作详细说明。

请参阅图2，本发明的较佳具体实施方式高速信号传输电路，包括一驱动电路1、一传输线2、一接收电路3及一电容C。

所述驱动电路1通过所述传输线2向所述接收电路3传递信号，在所述驱动电路1与所述接收电路3之间的传输线2上接入所述电容C，所述电容C的另一端接地。

所述电容C的容量需根据频域中的阻抗波形图中的尖峰附近的点所对应的阻抗与频率，以及电容的等效串联电阻值越低越好的原则来选取。

请参阅图3，首先，根据频域中的阻抗波形曲线1确定一目标阻抗，从所述曲线1上可看到该曲线上各点所对应的阻抗值主要稳定在Z附近，因此选取阻抗Z为目标阻抗，有时，也可根据需要选择电路允许的最大目标阻抗值作为目标阻抗Z，该最大目标阻抗值在不同的电路中有不同要求；然后，在所述曲线1上的尖峰处，找到阻抗为

的点A，其对应的频率为f，然后根据以下公式计算出电路中所需接入的电容的总容量Cf：

$\mathrm{Cf}=\frac{1}{2\·\mathrm{\π}\·Z\·f}$

最后，可以选取一个容量为Cf的电容C接入所述传输线2上，但考虑到电容容量越大，其等效串联电阻也越大，瞬间供电电流就会减小，不利于系统稳定，因此，在容量Cf较大时，所述电容C也可以是由两个或两个以上的电容并联连接组成的一组电容，只要这些电容容量的总值为Cf或在Cf左右即可。曲线2即为接入所述电容C后的阻抗曲线，从图中可看出，频率f附近的点所对应的阻抗值已降低到所述目标阻抗Z附近。

据此，所述电容C可以滤除所述尖峰值所对应的杂波，从而消除部分信号反射现象形成的杂音干扰，避免信号波形失真。从而保证所述接收电路3能正确判断所接收到的信号是高电平还是低电平，保证信号传输品质。

具体而言，本发明的较佳具体实施方式高速信号传输电路中的所述驱动电路1可存在于北桥芯片中，而所述接收电路3可存在于DDR(Dual DataRate，双倍速率)内存或DDRII内存中。虽然在DDRII内存架构中数据线已具备ODT(On-Die-termination，内置终端电阻)功能，但其地址线与控制线仍需外加终端电阻，因此本发明的较佳具体实施方式也可以应用于DDRII内存架构中。

请参看图4，从图中所示的波形上可以看到，在650.00mv至1.15v之间的最小时间间隔为2.08ms。该时间间隔足以避免一个脉冲重叠到邻近时隙中去，从而保证所述接收电路3正确地判断所接收到的信号是高电平还是低电平。

请参看图5，从图中眼图的图形可以看到，眼图张开较大说明信号码间窜扰较小，眼图线条较窄说明信号噪声影响较小，并且在650.00mv至1.15v之间可抽样时间为1.63ns，即信号在所述接收电路3中不受串扰影响而抽样再生的时间有1.63ns。

在以上具体实施方式中，所述高速信号传输电路包括一个驱动电路与一个接收电路，但本发明绝不仅仅限于此，所述高速信号传输电路还可以应用到其它的单驱动电路到单接收电路、单驱动电路到多接收电路、多驱动电路到单接收电路或多驱动电路到多接收电路中。

Claims (7)

1.一种高速信号传输电路，用于主板上高速信号传输，其包括至少一个驱动电路、一传输线及至少一个接收电路，所述驱动电路经由所述传输线向所述接收电路传递信号，其特征在于：在所述驱动电路与所述接收电路之间的传输线经由电容C接地。

2.如权利要求1所述的高速信号传输电路，其特征在于：所述电容C用于消减信号反射形成的杂波。

3.如权利要求1所述的高速信号传输电路，其特征在于：所述电容C的容量是电路在频域中的阻抗曲线的尖峰附近的点所对应的频率及阻抗来选取。

4.如权利要求3所述的高速信号传输电路，其特征在于：所述电容C是单个电容。

5.如权利要求3所述的高速信号传输电路，其特征在于：所述电容C是一组电容并联连接组成。

6.如权利要求1至5中任意一项所述的高速信号传输电路，其特征在于：所述驱动电路是存在于北桥芯片中。

7.如权利要求1至5中任意一项所述的高速信号传输电路，其特征在于：所述接收电路是存在于双倍速率内存中。

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