TW202024971A - 晶片自動驗證系統及其方法 - Google Patents

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Abstract

本發明提供一種晶片自動驗證系統，其用於驗證待測裝置之訊號，包含驗證資料端、解碼器、參考器以及偵測結果裝置。驗證資料端儲存有複數組驗證電路資訊。解碼器與驗證資料端連接，根據至少一驗證電路資訊進行解碼產生對應的至少一解碼後驗證電路資訊，解碼器與待測裝置連接，待測裝置根據解碼後驗證電路資訊產生實際值。參考器與解碼器連接，根據解碼後驗證電路資訊產生期望值。偵測結果裝置與參考器及待測裝置連接，偵測結果裝置根據期望值及實際值輸出待測裝置之訊號的自動驗證結果。

Description

晶片自動驗證系統及其方法
本發明係關於一種基於通用驗證方法學（Universal Verification Methodology）架構下實現自動偵測且驗證任意單一線路輸出電路（One Wire Output Circuit）輸出訊號之驗證平台。
在晶片設計之後，透過驗證測試可幫助設計廠商檢測出所設計的晶片問題，由於現在的晶片架構越來越複雜，由於需要的驗證電路種類也越來越多，驗證花費的時間以及錯誤率也隨之增加。
在過去的驗證方式中，工程師需要根據待驗證電路的特性，以人工方式分別計算出各個驗證特性的期待值對應每項參數進行驗證，舉例而言，目前許多電路會以pulse width、cycle time 或duty cycle 作為帶有效資訊之訊號，例如Clock、PECI、PWM、Delay Cell Temperature Sensor…等等，凡輸出訊號為單一線路輸出皆屬於此。
然而，利用到pulse width、cycle time 或duty cycle解碼訊號在電路驗證上非常耗時且費工，因為工程師必須手動輸入預設的測試參數進入待測裝置中。
此外，在現有通用驗證方法（Universal Verification Methodology）架構下的system verilog環境，驗證方式只能以人工方式進行一對一的待測電路輸出訊號做比對，若遇到大量且隨機的輸入訊號，會使得輸出訊號非常複雜並增加驗證錯誤率。
基於上述目的，本發明提供一種晶片自動驗證系統，其用於驗證待測裝置之訊號，其包含驗證資料端、解碼器、參考器以及偵測結果裝置。驗證資料端儲存有複數組驗證電路資訊。解碼器與驗證資料端連接，根據至少一驗證電路資訊進行解碼產生對應的至少一解碼後驗證電路資訊，解碼器與待測裝置連接，待測裝置根據解碼後驗證電路資訊產生實際值。參考器與解碼器連接，根據解碼後驗證電路資訊產生期望值。偵測結果裝置與參考器及待測裝置連接，偵測結果裝置根據期望值及實際值輸出訊號的自動驗證結果。
較佳地，其中訊號包含待測裝置之脈衝寬度調變訊號之工作週期。
較佳地，還包含驅動裝置，驅動裝置與解碼器以及待測裝置連接，驅動裝置控制解碼器將解碼後驗證電路資訊傳輸至待測裝置。
較佳地，解碼器根據驗證電路資訊產生感測範圍資訊，參考器還根據感測範圍資訊決定期望值。
較佳地，參考器會根據解碼後驗證電路資訊產生對應的解碼後驗證電路PWM訊號。
較佳地，驗證資料端還包含接收驗證電路資訊更新的接收接口。
基於上述目的，本發明再提供一種晶片自動驗證方法，其用於驗證待測裝置之訊號，其包含下列步驟：根據待測裝置識別驗證資料端中的複數組驗證電路資訊，解碼器解碼驗證電路資訊並產生對應的解碼後驗證電路資訊；將解碼後驗證電路資訊傳輸至待測裝置；待測裝置根據解碼後驗證電路資訊產生實際值；參考器根據解碼後驗證電路資訊產生期望值；比較實際值與期望值，當實際值與期望值相同，則待測裝置通過驗證。
較佳地，其中訊號包含待測裝置之脈衝寬度調變訊號之工作週期。
較佳地，當期望值及實際值不同，解碼器停止產生解碼後驗證電路資訊。
較佳地，當期望值及實際值不同，停止將解碼後驗證電路資訊傳輸至待測裝置。
上述實施例的優點之一，在大量隨機變數輸入下，晶片自動驗證系統能夠針對待測裝置之訊號進行自動比對，減少人工比對需要花費的時間。
上述實施例的優點之一，在大量隨機變數輸入下，晶片自動驗證系統能夠針對待測裝置之訊號進行自動比對，減少人工比對需要花費的時間。
上述實施例的優點之一，是當晶片自動驗證系統的期望值與實際值不同時，針對待測裝置之訊號進行的自動比對會自動停止，有效提升驗證正確性與大幅減少開發所需時間。
以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的符號說明表示相同或類似的元件或方法流程。
請參照第1圖，其係為一種晶片自動驗證系統，係用於驗證待測裝置之訊號，其包含驗證資料端10、解碼器20、參考器30以及偵測結果裝置50。驗證資料端10儲存有複數組驗證電路資訊11。解碼器20與驗證資料端10連接，根據至少一驗證電路資訊11進行解碼產生對應的至少一解碼後驗證電路資訊21，解碼器20與待測裝置40連接，待測裝置40根據解碼後驗證電路資訊21產生實際值41。參考器30與解碼器20連接，根據解碼後驗證電路資訊21產生期望值31。偵測結果裝置50與參考器30與待測裝置40連接，偵測結果裝置50根據期望值31及實際值41輸出待測裝置40的訊號的自動驗證結果51。
在一實施例中，待測裝置40之訊號包含待測裝置40之脈衝寬度調變訊號之工作週期。
進一步而言，本發明還包含一驅動裝置O1，驅動裝置O1與解碼器20以及待測裝置40連接，驅動裝置O1控制解碼器20將解碼後驗證電路資訊21傳輸至待測裝置40。
其中，解碼器20根據驗證電路資訊11產生感測範圍資訊22，參考器30還根據感測範圍資訊22決定期望值31。
其中，參考器30會根據解碼後驗證電路資訊21產生對應的解碼後驗證電路PWM訊號。
在本發明的一實施例中，驗證資料端10還包含接收驗證電路資訊11更新的接收接口。
進一步而言，當期望值31及實際值41不同，解碼器20停止產生解碼後驗證電路資訊21。
當期望值31及實際值41不同，驅動裝置O1停止控制解碼器20將解碼後驗證電路資訊21傳輸至待測裝置40。
請進一步參照第2圖，其係為本發明晶片自動驗證系統一實施例的方法流程圖。如圖所示，晶片自動驗證方法係用於驗證待測裝置之訊號，其包含下列步驟：
S1：根據待測裝置40識別驗證資料端10中的複數組驗證電路資訊11，解碼器20解碼驗證電路資訊11並產生對應的解碼後驗證電路資訊21。
S2：將該解碼後驗證電路資訊21傳輸至該待測裝置40。
S3：待測裝置40根據解碼後驗證電路資訊21產生實際值41。
S4：參考器30根據解碼後驗證電路資訊21產生期望值31。
S5：比較實際值41與期望值31，當實際值41與期望值31相同，則待測裝置40通過驗證。
以下進一步說明當期望值31及實際值41不同時的兩種不同晶片自動驗證方法實施例：
在本發明的一實施例中，當期望值31及實際值41不同，解碼器20停止產生解碼後驗證電路資訊21。
在本發明的一實施例中，當期望值31及實際值41不同，停止將解碼後驗證電路資訊21傳輸至待測裝置40。.
藉此，使待測裝置能同時被輸入經選用的複數比驗證電路資訊，使晶片自動驗證系統針對待測裝置之訊號進行的自動比對。
請進一步參照第3圖，其係為本發明晶片自動驗證系統一實施例在UVM環境中的測試系統方塊圖。如第3圖所示，基於通用驗證方法（Universal Verification Methodology）架構，本發明所提供的一種實現自動偵測以及驗證脈衝寬度(pulse width)、工作週期(duty cycle)與週期時間(cycle time)之驗證平台包含：任意單一線路輸出電路待測電路 (design under test DUT)，以及通用驗證（Universal Verification Methodology）環境中的測試模組（test top module）。此測試模組可分兩大部分，第一部分為包含了高級微控制器匯流排架構(AMBA , Advanced Microcontroller Bus Architecture)與待測電路驗證環境（UVC, Universal Verification Component）。其中，高級微控制器匯流排架構包含虛擬序列器、暫存器序列器、暫存器資料庫、暫存器至外圍匯流排配適器以及偵測結果端；待測電路驗證環境包含參考器。
其中虛擬序列器（virtual sequencer）協調控制其他待測電路驗證環境(UVC, Universal Verification Component)，使本待測電路驗證環境(UVC, Universal Verification Component)可以迅速拓展至系統晶片等級（SoC chip）平台做驗證使用，藉此根據虛擬序列器（virtual sequencer）中的序列（Sequence）產生解碼後驗證電路資訊。
其中，暫存器序列器(REG Sequencer)接收虛擬序列器（Virtual Sequencer）傳輸的虛擬序列封包並根據儲存在暫存器序列器(REG Sequencer)中的序列再產生一暫存器封包傳輸至暫存器至外圍匯流排配適器(REG To APB Adapter)中；除此之外，暫存器序列器傳輸一暫存器訊號至暫存器資料庫(Register Data Base)，其中，暫存器資料庫(Register Data Base)還包含位址圖(Address Map)。
其中，待測電路驗證環境（UVC, Universal Verification Component）所包含的參考器接收虛擬序列器所傳輸的封包，並接收暫存器序列器傳輸的暫存器訊號，其中參考器包含參考控制模組(Master Agent)、參考被控模組(Slave Agent)以及匯流排覆蓋範圍監測器(Bus Monitor Coverage Checker)。
進一步而言，參考被控模組(Slave Agent)包含被控配置介面(Config : PASSIVE)、監視器(Monitor)以及與監視器交換訊號的接收器(Collector)，其中接收器(Collector)包含函數指令集，函數指令集包含複數種不同的分析變數的函數，舉例而言，變異數膨脹因素(VIF, variance inflation faction)函數；除此之外，參考被控模組(Slave Agent)還包含接收介面(PASSIVE)。
進一步而言，參考器控制模組(Master Agent)包含主動配置介面(Config : ACTIVE)、監視器(Monitor)以及與監視器交換訊號的接收器(Collector)，其中接收器(Collecor)包含函數指令集，函數指令集包含複數種不同的分析變數的函數，舉例而言，變異數膨脹因素(VIF, variance inflation faction)函數；除此之外，參考控制模組還包含序列器(Sequencer)以及與序列器交換訊號的驅動器(Driver)，驅動器與傳輸解碼後驗證電路資訊至待測裝置(DUT, Device Under Test)的高級外圍匯流排(APB, Advanced Peripheral Bus)中。
換言之，待測裝置根據解碼後驗證電路資訊產生實際值，參考器根據虛擬序列封包產生期望值。
以下進一步說明高級微控制器匯流排架構(AMBA , Advanced Microcontroller Bus Architecture)中的偵測結果端，偵測結果端與待測裝置連接，偵測結果端包含監視器(Monitor)、序列器(Sequencer)，以及驗證參考模型(Reference model)與偵測結果裝置(Scoreboard)。其中，監視器主要功能為接收待測裝置中電路暫存器之訊號，藉此蒐集數據以利後續之驗證參數範圍（coverage）之分析，其中，驗證覆蓋率指的是驗證測試的參數是否足夠。驗證覆蓋率高則表示驗證測試的參數足夠。驗證覆蓋率低則表示驗證測試的參數不足，故出現潛在錯誤(bug)的風險較高。
需要特別說明的是，序列器內含任意隨機測試演算法（Test Pattern），也可針對任意待測裝置之特殊需求編輯測試演算法（Test Pattern）。
驗證參考模型(Reference model)l內部會依據驗證參考模型(Reference model)隨機參數產生相對應的單一線路輸出（one wire output）訊號。
在偵測結果裝置(Scoreboard)中利用虛擬介面（virtual interface）來擷取待測裝置的輸出訊號，並以分析其訊號之脈衝寬度(pulse width)、工作週期(duty cycle)與週期時間(cycle time)。其中待測裝置的輸出訊號可為規律週期性輸出訊號或隨機輸出訊號。最後偵測結果裝置(Scoreboard)針對待測裝置實際輸出訊號與驗證參考模型(Reference model)預期產生訊號兩者相比較，以實現自動驗證之功能，大幅增加驗證效率。
其中，虛擬介面（Virtual Interface）為測試環境與電路連接的介面。
監視器（Monitor）接收資料元（Data Item）中的驗證電路資訊（test pattern），將驗證電路資訊解碼後傳輸至驗證參考模型(Reference model)以及偵測結果裝置(Scoreboard)。
驗證參考模型(Reference model)根據待測電路給予相對應的設定，並計算出正確期望值，之後將期望值傳輸至偵測結果裝置與實際值做比較
偵測結果裝置(Scoreboard)由虛擬介面（Virtual Interface）接收到實際電路訊號後，經由計算可得實際值，例如頻率、週期…等等，此實際值與期望值做比較。
請進一步參照第4圖，其係為本發明晶片自動驗證系統一實施例在UVM環境中的演算法流程示意圖。如圖所示，其中，資料元（Data Item）儲存有本次驗證的驗證電路資訊（test pattern），驅動器（Driver） 主要負責驅動資料單元，將驗證電路資訊送至測試環境介面（interface）。
其中，在第4圖中還包含下列步驟：
P1：開始（start）
P2：重置期待值及實際值（Reset the expect value and actual value）
P3：驗證參考模型（Configure reference model）
P4：開始檢測（Test start）
P5：偵測介面偵測設計輸出訊號（Interface detect the design output signal）
P6：偵測結果裝置計算實際值（Scoreboard calculate the actual value）
P7：設定偵測結果裝置之解析度（Set the scoreboard resolution）
P8：確認期待值與實際值是否相等（Check exp. Value == act. Value）
P9：待測裝置錯誤（DUT ERROR）
P10：測試結束（TEST END）
P11：結束（END）
需要特別說明的是，當晶片自動驗證系統的期望值與實際值不同時，針對待測裝置之脈衝寬度調變訊號進行的自動比對會進入步驟P9而停止測試，藉此區別不符合驗證標準的待測裝置，除節省測試的運算資源，也使整個待測裝置能更進一步的自動化。舉例而言，在本發明一實施例中，當期望值及實際值不同，解碼器停止產生解碼後驗證電路資訊；在本發明另一實施例中，當期望值及實際值不同，晶片自動驗證系統停止將解碼後驗證電路資訊傳輸至待測裝置。
綜上所述，本發明在大量隨機變數輸入下，晶片自動驗證系統能夠針對待測裝置之脈衝寬度調變訊號進行自動比對，減少人工比對需要花費的時間。
再者，當晶片自動驗證系統的期望值與實際值不同時，針對待測裝置之訊號進行的自動比對會自動停止，有效提升驗證正確性與大幅減少開發所需時間。
本發明可以不同形式來實現，故不應被理解僅限於此處所陳述的實施例。相反地，對所屬技術領域具有通常知識者而言，所提供的實施例將使本揭露更加透徹與全面且完整地傳達本發明的範疇，且本發明係依所附的申請專利範圍來定義。
10:驗證資料端11:驗證電路資訊20:解碼器21:解碼後驗證電路資訊22:感測範圍資訊30:參考器31:期望值40:待測裝置41:實際值50:偵測結果裝置51:自動驗證結果O1:驅動裝置S1~S5、P1~P11:步驟
第1圖係為本發明晶片自動驗證系統一實施例的方塊示意圖。
第2圖係為本發明晶片自動驗證系統一實施例的方法流程圖。
第3圖係為本發明晶片自動驗證系統一實施例在通用驗證方法（UVM, Universal Verification Methodology）架構環境中的測試系統方塊圖。
第4圖係為本發明晶片自動驗證系統一實施例在通用驗證方法（UVM, Universal Verification Methodology）架構環境中的演算法流程示意圖。
10:驗證資料端
11:驗證電路資訊
20:解碼器
21:解碼後驗證電路資訊
22:感測範圍資訊
30:參考器
31:期望值
40:待測裝置
41:實際值
50:偵測結果裝置
51:自動驗證結果

Claims (10)

  1. 一種晶片自動驗證系統，係用於驗證待測裝置(DUT, Device Under Test)之一訊號，其包含： 一驗證資料端，係儲存有複數組驗證電路資訊； 一解碼器，係與該驗證資料端連接，根據該至少一驗證電路資訊進行解碼產生對應的至少一解碼後驗證電路資訊，該解碼器與該待測裝置連接，該待測裝置根據該解碼後驗證電路資訊產生一實際值； 一參考器，係與該解碼器連接，根據該解碼後驗證電路資訊產生一期望值； 一偵測結果裝置，係與該參考器與該待測裝置連接，該偵測結果裝置根據該期望值及該實際值輸出該訊號的一自動驗證結果。
  2. 如申請專利範圍第1項所述之晶片自動驗證系統，其中該訊號包含該待測裝置之一脈衝寬度調變(PWM, Pulse Width Modulation)訊號之一工作週期。
  3. 如申請專利範圍第1項所述之晶片自動驗證系統，其中還包含一驅動裝置，該驅動裝置與該解碼器以及該待測裝置連接，該驅動裝置控制該解碼器將該解碼後驗證電路資訊傳輸至該待測裝置。
  4. 如申請專利範圍第1項所述之晶片自動驗證系統，其中該解碼器根據該驗證電路資訊產生一感測範圍資訊，該參考器還根據該感測範圍資訊決定該期望值。
  5. 如申請專利範圍第1項所述之晶片自動驗證系統，其中該參考器會根據該解碼後驗證電路資訊產生對應的一解碼後驗證電路PWM訊號。
  6. 如申請專利範圍第1項所述之晶片自動驗證系統，其中該驗證資料端還包含接收該驗證電路資訊更新的接收接口。
  7. 一種晶片自動驗證方法，係用於驗證待測裝置(DUT, Device Under Test)之一訊號，其包含： 根據該待測裝置識別一驗證資料端中的複數組驗證電路資訊，一解碼器解碼該驗證電路資訊並產生對應的一解碼後驗證電路資訊； 將該解碼後驗證電路資訊傳輸至該待測裝置； 該待測裝置根據該解碼後驗證電路資訊產生一實際值； 參考器根據該解碼後驗證電路資訊產生一期望值； 比較該實際值與該期望值，當該實際值與該期望值相同，則該待測裝置通過驗證。
  8. 如申請專利範圍第7項所述之晶片自動驗證方法，其中該訊號包含該待測裝置之一脈衝寬度調變(PWM, Pulse Width Modulation)訊號之一工作週期。
  9. 如申請專利範圍第7項所述之晶片自動驗證方法，其中當該期望值及該實際值不同，該解碼器停止產生解碼後驗證電路資訊。
  10. 如申請專利範圍第7項所述之晶片自動驗證方法，其中當該期望值及該實際值不同，停止將該解碼後驗證電路資訊傳輸至該待測裝置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI783590B (zh) * 2021-05-08 2022-11-11 瑞昱半導體股份有限公司 晶片驗證系統及其驗證方法
TWI799135B (zh) * 2021-12-20 2023-04-11 瑞昱半導體股份有限公司 晶片設計驗證系統、晶片設計驗證方法與內儲程式之電腦可讀取記錄媒體

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114528792B (zh) * 2022-02-18 2023-08-29 杭州爱芯元智科技有限公司 芯片验证方法、装置、电子设备及存储介质

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100368818C (zh) * 2003-12-10 2008-02-13 上海华虹Nec电子有限公司 一种芯片内建电可擦除存储器的测试模块及其测试方法
CN103853068B (zh) * 2012-12-05 2016-11-23 戴泺格集成电路（天津）有限公司 用于芯片的测试控制电路以及相应的方法
CN103020395B (zh) * 2012-12-31 2015-08-05 上海高清数字科技产业有限公司 解复用接口模块的验证方法及验证系统
CN106940428B (zh) * 2016-01-04 2020-11-03 中兴通讯股份有限公司 芯片验证方法、装置及系统
CN105740579A (zh) * 2016-03-09 2016-07-06 浪潮集团有限公司 一种连接uvm验证平台的搭建方法
US10310014B1 (en) * 2016-05-12 2019-06-04 Xilinx, Inc. Method to convert OVM/UVM-based pre-silicon tests to run post-silicon on a tester
CN108038283B (zh) * 2017-11-30 2021-06-08 北京时代民芯科技有限公司 一种虚拟时钟同步的高效高覆盖率SoC验证平台
CN108196976A (zh) * 2017-12-28 2018-06-22 湖南国科微电子股份有限公司 一种ldpc仿真验证平台、验证方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI783590B (zh) * 2021-05-08 2022-11-11 瑞昱半導體股份有限公司 晶片驗證系統及其驗證方法
TWI799135B (zh) * 2021-12-20 2023-04-11 瑞昱半導體股份有限公司 晶片設計驗證系統、晶片設計驗證方法與內儲程式之電腦可讀取記錄媒體

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