JPH0547187A - リード動作時短いアクセスタイムを持つ半導体メモリ装置 - Google Patents
リード動作時短いアクセスタイムを持つ半導体メモリ装置Info
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- JPH0547187A JPH0547187A JP4324392A JP4324392A JPH0547187A JP H0547187 A JPH0547187 A JP H0547187A JP 4324392 A JP4324392 A JP 4324392A JP 4324392 A JP4324392 A JP 4324392A JP H0547187 A JPH0547187 A JP H0547187A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 一つの通路をライン及びライト通路に使いラ
イトサイクル経過後、即時にリードサイクルで一対の入
・出力ライン上の電位を一対のデータライン上の電位と
同じレベルに維持させ、ライトサイクルからリードサイ
クルに変換時データライン上のフローティング状態をな
くし、短いアクセスタイムを持つリード／ライトマルチ
プレクシング手段を持つ半導体メモリ装置を提供する。 【構成】 このリード／ライトマルチプレクシング手段
はトランジスタで構成され、センス増幅器が動作点で最
大スウィングを持つように定電圧の適正なプリチャージ
電圧をデータライン上に供給することによりセンシング
能力を向上させるプリチャージ手段とトランジスタで構
成され、プリチャージ手段と同一機能をするイコライジ
ング手段を含む。 【効果】 短いアクセスタイムで速いリード動作を行う
ことができる。
イトサイクル経過後、即時にリードサイクルで一対の入
・出力ライン上の電位を一対のデータライン上の電位と
同じレベルに維持させ、ライトサイクルからリードサイ
クルに変換時データライン上のフローティング状態をな
くし、短いアクセスタイムを持つリード／ライトマルチ
プレクシング手段を持つ半導体メモリ装置を提供する。 【構成】 このリード／ライトマルチプレクシング手段
はトランジスタで構成され、センス増幅器が動作点で最
大スウィングを持つように定電圧の適正なプリチャージ
電圧をデータライン上に供給することによりセンシング
能力を向上させるプリチャージ手段とトランジスタで構
成され、プリチャージ手段と同一機能をするイコライジ
ング手段を含む。 【効果】 短いアクセスタイムで速いリード動作を行う
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、リード動作時に短いア
クセスタイムを持つ半導体メモリ装置に関するもので、
特に入・出力ラインとデータライン上の電位を常に所定
の同一のレベルに維持させ、リード動作時に高速動作を
実現できるようにしたリード／ライトマルチプレクサ
（read/write multiplexer) に関するものである。
クセスタイムを持つ半導体メモリ装置に関するもので、
特に入・出力ラインとデータライン上の電位を常に所定
の同一のレベルに維持させ、リード動作時に高速動作を
実現できるようにしたリード／ライトマルチプレクサ
（read/write multiplexer) に関するものである。
【０００２】半導体メモリ装置が高集積及び大容量化す
ることにより、それに相応するチップ（Chip) の高速動
作が要求されている。前記のチップの高速動作の良否
は、通常的にメモリセルに連結された一対のビットライ
ン上の電圧をセンシングする能力と、前記ビットライン
に連結されチップの外部にリード／ライトデータを伝送
するための入・出力ライン上の電圧を増幅する能力によ
るものであることは、この分野でよく知られている事実
である。前記センス増幅器センシング動作に関する研究
が、その間活発に進行されて来た。この研究結果により
メモリセルから入・出力ラインまでのデータ伝送特性
が、例えばセンスアンプ及びデータ内部伝送回路の開発
で大きく向上した。
ることにより、それに相応するチップ（Chip) の高速動
作が要求されている。前記のチップの高速動作の良否
は、通常的にメモリセルに連結された一対のビットライ
ン上の電圧をセンシングする能力と、前記ビットライン
に連結されチップの外部にリード／ライトデータを伝送
するための入・出力ライン上の電圧を増幅する能力によ
るものであることは、この分野でよく知られている事実
である。前記センス増幅器センシング動作に関する研究
が、その間活発に進行されて来た。この研究結果により
メモリセルから入・出力ラインまでのデータ伝送特性
が、例えばセンスアンプ及びデータ内部伝送回路の開発
で大きく向上した。
【０００３】しかし、入・出力ライン上の増幅動作又は
伝送特性は、長さによる負荷(load)の増加及び寄生キャ
パシタンス(parasitic capacitance) 等の影響により大
きく悪化し、これはチップの高速動作の低下をもたらす
ことになる。
伝送特性は、長さによる負荷(load)の増加及び寄生キャ
パシタンス(parasitic capacitance) 等の影響により大
きく悪化し、これはチップの高速動作の低下をもたらす
ことになる。
【０００４】したがって、半導体メモリ装置は前記マル
チプレクシング手段を通じて前記入・出力ラインをチッ
プの待機(Stand-by)動作時に所定の電位にプリチャージ
(precharge) させ、前記チップのアクティブ(active)動
作時に高速動作の向上を図ることになる。
チプレクシング手段を通じて前記入・出力ラインをチッ
プの待機(Stand-by)動作時に所定の電位にプリチャージ
(precharge) させ、前記チップのアクティブ(active)動
作時に高速動作の向上を図ることになる。
【０００５】
【従来技術】図１に従来の半導体メモリ装置の回路図を
図示した。
図示した。
【０００６】図２は前記図１回路の各要素に印加される
多様な信号を発生する信号発生回路を図示している。前
記図１及び図２の回路によるリード及びライト動作時動
作タイミング図を図３に示した。
多様な信号を発生する信号発生回路を図示している。前
記図１及び図２の回路によるリード及びライト動作時動
作タイミング図を図３に示した。
【０００７】前記図１で点線ブロック１００が従来技術
によるマルチプレクシング手段であり、それ以外のもの
（そのビットラインＢＬ，〜ＢＬ，カラムディコーダ７
０，ライトドライバー８０等）は、この分野で公知の技
術なので、説明を省略する。ただ、前記図１の回路は半
導体メモリ装置において、マルチプレクシング手段と関
連した技術だけを図示し、ＷＤＥはライトドライバー８
０のイネーブル信号であり、ＳＡＥはセンスアンプ９０
のイネーブル信号であることを留意すべきである。な
お、本明細書においては、符号の前に記号“〜”を付し
て反転信号を表し、図面中では、符号の上のバーを付し
て反転信号を表している。
によるマルチプレクシング手段であり、それ以外のもの
（そのビットラインＢＬ，〜ＢＬ，カラムディコーダ７
０，ライトドライバー８０等）は、この分野で公知の技
術なので、説明を省略する。ただ、前記図１の回路は半
導体メモリ装置において、マルチプレクシング手段と関
連した技術だけを図示し、ＷＤＥはライトドライバー８
０のイネーブル信号であり、ＳＡＥはセンスアンプ９０
のイネーブル信号であることを留意すべきである。な
お、本明細書においては、符号の前に記号“〜”を付し
て反転信号を表し、図面中では、符号の上のバーを付し
て反転信号を表している。
【０００８】前記マルチプレクシング手段１００は、入
・出力ラインＩ／Ｏ，〜Ｉ／Ｏを所定のレベルにプリチ
ャージするためのプリチャージ手段１０１と、一対のリ
ードパス(path)とライトパスを持つ第１及び第２パス手
段１０２，１０３で形成される。前記プリチャージ手段
１０１は第１及び第２プリチャージ用トランジスタ１，
２以外に第３イコライズ（equalize：又は等化ともい
う）用トランジスタ３で構成される。
・出力ラインＩ／Ｏ，〜Ｉ／Ｏを所定のレベルにプリチ
ャージするためのプリチャージ手段１０１と、一対のリ
ードパス(path)とライトパスを持つ第１及び第２パス手
段１０２，１０３で形成される。前記プリチャージ手段
１０１は第１及び第２プリチャージ用トランジスタ１，
２以外に第３イコライズ（equalize：又は等化ともい
う）用トランジスタ３で構成される。
【０００９】そして、前記第１及び第２パス手段１０
２，１０３は、第１ないし第４のバッファ（４〜７）で
形成され、前記第１及び第２リード用バッファ４，６は
リードパスを形成し、第３及び第４ライト用バッファ
５，７はライトパスを形成する。
２，１０３は、第１ないし第４のバッファ（４〜７）で
形成され、前記第１及び第２リード用バッファ４，６は
リードパスを形成し、第３及び第４ライト用バッファ
５，７はライトパスを形成する。
【００１０】また、前記プリチャージ手段１０１は、デ
ータ入・出力ラインプリチャージ信号Ｉ／ＯP の制御を
受け、前記リードパス及びライトパスはそれぞれリード
パスイネーブル信号であるＲＰＥ及びライトパスイネー
ブル信号であるＷＰＥにより制御され、これら信号は前
記図２の信号発生回路１０から発生する。
ータ入・出力ラインプリチャージ信号Ｉ／ＯP の制御を
受け、前記リードパス及びライトパスはそれぞれリード
パスイネーブル信号であるＲＰＥ及びライトパスイネー
ブル信号であるＷＰＥにより制御され、これら信号は前
記図２の信号発生回路１０から発生する。
【００１１】前記図１の従来マルチプレクシング手段の
動作特性を、前記図２及び図３を参照して説明する。
動作特性を、前記図２及び図３を参照して説明する。
【００１２】前記図１でメモリセルのデータリード動作
及びライト動作はビットラインＢ／Ｌ，〜Ｂ／Ｌに連結
された入・出力ラインＩ／Ｏ，〜Ｉ／Ｏにより形成され
ることが分かるであろう。データのライト動作時には、
カラムアドレスストローブ信号（〜ＣＡＳ）がアクティ
ブにされ、カラムディコーダ７０を通じてカラムが選択
され（即ち、Ｍ１，Ｍ２トランジスタが“ターンオン”
され）、信号発生器１０がライトイネーブル信号である
ＷＥを受信し、ライトドライバーイネーブル信号ＷＤＥ
が発生し、前記ライトドライバー８０に供給されれば、
それは駆動される。そして、前記ライトドライバー８０
は外部から入力データＤＩＮ，即ちライトデータを受け
増幅させ、データラインＤ，〜Ｄライン上に伝送し増幅
されたデータは、信号発生器１０からのライトパスイネ
ーブル信号ＷＰＥによりアクティブ状態にされた前記第
２及び第４バッファ５，７を経て、前記入・出力線Ｉ／
Ｏ，〜Ｉ／Ｏに到達し、前記ビットラインＢ／Ｌ，〜Ｂ
／Ｌを通じてメモリセルへのライト動作が形成される。
及びライト動作はビットラインＢ／Ｌ，〜Ｂ／Ｌに連結
された入・出力ラインＩ／Ｏ，〜Ｉ／Ｏにより形成され
ることが分かるであろう。データのライト動作時には、
カラムアドレスストローブ信号（〜ＣＡＳ）がアクティ
ブにされ、カラムディコーダ７０を通じてカラムが選択
され（即ち、Ｍ１，Ｍ２トランジスタが“ターンオン”
され）、信号発生器１０がライトイネーブル信号である
ＷＥを受信し、ライトドライバーイネーブル信号ＷＤＥ
が発生し、前記ライトドライバー８０に供給されれば、
それは駆動される。そして、前記ライトドライバー８０
は外部から入力データＤＩＮ，即ちライトデータを受け
増幅させ、データラインＤ，〜Ｄライン上に伝送し増幅
されたデータは、信号発生器１０からのライトパスイネ
ーブル信号ＷＰＥによりアクティブ状態にされた前記第
２及び第４バッファ５，７を経て、前記入・出力線Ｉ／
Ｏ，〜Ｉ／Ｏに到達し、前記ビットラインＢ／Ｌ，〜Ｂ
／Ｌを通じてメモリセルへのライト動作が形成される。
【００１３】前記図３に図示されたように、メモリセル
へのライト動作が完了された後にも前記データライン
Ｄ，〜Ｄライン上に前記ライトデータが継続フローティ
ング（floating) 状態となる。その理由は、ライトパス
イネーブル信号ＷＰＥ及びリードパスイネーブル信号Ｒ
ＰＥ全部がローだからである。データのリードサイクル
には、前記ライトイネーブル信号〜ＷＥが“ハイ”レベ
ルの信号に印加され、前記ライトドライバー８０とライ
トパス、即ち第２，４バッファ５，７がディスエイブル
される。反面、第１バッファ４及び第３バッファ６に印
加される前記リードパスイネーブル信号ＲＰＥがハイレ
ベルになる時、前記入・出力ラインＩ／Ｏ，〜Ｉ／Ｏ上
のリードデータが第１及び第３リード用バッファ４，６
を通過して、前記データラインＤ，〜Ｄライン上に伝送
される。前記センスアンプ９０は、前記信号発生器１０
から前記ＳＡＥ信号によりアクティブにされ、前記デー
タラインＤ，〜Ｄ上に置かれたデータを通過させる。こ
の通過したデータは、出力データとしての役割をする。
へのライト動作が完了された後にも前記データライン
Ｄ，〜Ｄライン上に前記ライトデータが継続フローティ
ング（floating) 状態となる。その理由は、ライトパス
イネーブル信号ＷＰＥ及びリードパスイネーブル信号Ｒ
ＰＥ全部がローだからである。データのリードサイクル
には、前記ライトイネーブル信号〜ＷＥが“ハイ”レベ
ルの信号に印加され、前記ライトドライバー８０とライ
トパス、即ち第２，４バッファ５，７がディスエイブル
される。反面、第１バッファ４及び第３バッファ６に印
加される前記リードパスイネーブル信号ＲＰＥがハイレ
ベルになる時、前記入・出力ラインＩ／Ｏ，〜Ｉ／Ｏ上
のリードデータが第１及び第３リード用バッファ４，６
を通過して、前記データラインＤ，〜Ｄライン上に伝送
される。前記センスアンプ９０は、前記信号発生器１０
から前記ＳＡＥ信号によりアクティブにされ、前記デー
タラインＤ，〜Ｄ上に置かれたデータを通過させる。こ
の通過したデータは、出力データとしての役割をする。
【００１４】しかし、従来の半導体メモリ素子からメモ
リセルに対するデータのリード動作サイクルとライト動
作サイクルが連続的に遂行される時にデータのアクセス
時間に相当な損失をもたらし、チップの高速動作の低下
を誘発することになる。即ち、前記図３に図示されたよ
うに、ライトサイクルからリードサイクルに変換される
時前記入・出力ラインＩ／Ｏ，〜Ｉ／Ｏとデータライン
Ｄ，〜Ｄとは互いに電気的に接続されていないので（即
ち、前記ＲＰＥ及びＷＰＥ信号がそれぞれ非アクティブ
信号になるから）、前記ライトデータが前記Ｄ，〜Ｄラ
イン上にフローティング状態で残ることになる。
リセルに対するデータのリード動作サイクルとライト動
作サイクルが連続的に遂行される時にデータのアクセス
時間に相当な損失をもたらし、チップの高速動作の低下
を誘発することになる。即ち、前記図３に図示されたよ
うに、ライトサイクルからリードサイクルに変換される
時前記入・出力ラインＩ／Ｏ，〜Ｉ／Ｏとデータライン
Ｄ，〜Ｄとは互いに電気的に接続されていないので（即
ち、前記ＲＰＥ及びＷＰＥ信号がそれぞれ非アクティブ
信号になるから）、前記ライトデータが前記Ｄ，〜Ｄラ
イン上にフローティング状態で残ることになる。
【００１５】このような場合、次のリード動作サイクル
でリードデータの電位が前記Ｄ，〜Ｄライン上に残って
いるライトデータの電位と互いに異なる時に、前記リー
ドデータが前記Ｄ，〜Ｄライン上のデータを反転させね
ばならないので、その分スピード損失をもたらす。
でリードデータの電位が前記Ｄ，〜Ｄライン上に残って
いるライトデータの電位と互いに異なる時に、前記リー
ドデータが前記Ｄ，〜Ｄライン上のデータを反転させね
ばならないので、その分スピード損失をもたらす。
【００１６】
【発明が解決しようとする課題】したがって、本発明の
目的は、半導体メモリ装置においてデータラインＤ，〜
Ｄ上のデータを常に入・出力ラインＩ／Ｏ，〜Ｉ／Ｏ上
のデータと同一の電位レベルに維持できるリードサイク
ル時短いアクセスタイムを持つ半導体メモリ装置を提供
することを特徴とする。
目的は、半導体メモリ装置においてデータラインＤ，〜
Ｄ上のデータを常に入・出力ラインＩ／Ｏ，〜Ｉ／Ｏ上
のデータと同一の電位レベルに維持できるリードサイク
ル時短いアクセスタイムを持つ半導体メモリ装置を提供
することを特徴とする。
【００１７】また、本発明の他の目的は、半導体メモリ
装置のリードサイクル動作スピードを向上させるため、
ライトデータがデータラインＤ，〜Ｄ上にフローティン
グ状態で残ることを防止できるリードサイクル時短いア
クセスタイムを持つ半導体メモリ装置を提供することを
特徴とする。
装置のリードサイクル動作スピードを向上させるため、
ライトデータがデータラインＤ，〜Ｄ上にフローティン
グ状態で残ることを防止できるリードサイクル時短いア
クセスタイムを持つ半導体メモリ装置を提供することを
特徴とする。
【００１８】
【課題を解決するための手段】本発明による半導体メモ
リ装置は、メモリセルに接続され前記メモリセルへの又
はメモリセルからのリード／ライトデータを伝送する一
対のビットラインＢ／Ｌ，〜Ｂ／Ｌと、前記ビットライ
ンＢ／Ｌ，〜Ｂ／Ｌにそれぞれ連結されている一対の入
・出力ラインＩ／Ｏ，〜Ｉ／Ｏと、前記入・出力ライン
Ｉ／Ｏ，〜Ｉ／Ｏに連結され、センスアンプを通じて外
部にリード／ライトデータを伝送するための一対のデー
タラインＤ，〜Ｄを備え、ビットラインＢ／Ｌ，〜Ｂ／
Ｌと前記入・出力ラインＩ／Ｏ，〜Ｉ／Ｏと前記データ
ラインＤ，〜Ｄが互いに電気的な接続が形成される時
に、前記外部からのライトデータを入・出力ラインＩ／
Ｏ，〜Ｉ／Ｏ上に伝達し、反対にメモリセルからのリー
ドデータはデータラインＤ，〜Ｄに伝達する半導体メモ
リ装置において、前記ビットラインＢ／Ｌ，〜Ｂ／Ｌ間
に設置され、前記入・出力ラインＩ／Ｏ，〜Ｉ／Ｏ及び
データラインＤ，〜Ｄ上の電位を互いに同一のレベルに
維持し、ライト及びリードパスを単一パスに形成するマ
ルチプレクシング手段を更に備える。
リ装置は、メモリセルに接続され前記メモリセルへの又
はメモリセルからのリード／ライトデータを伝送する一
対のビットラインＢ／Ｌ，〜Ｂ／Ｌと、前記ビットライ
ンＢ／Ｌ，〜Ｂ／Ｌにそれぞれ連結されている一対の入
・出力ラインＩ／Ｏ，〜Ｉ／Ｏと、前記入・出力ライン
Ｉ／Ｏ，〜Ｉ／Ｏに連結され、センスアンプを通じて外
部にリード／ライトデータを伝送するための一対のデー
タラインＤ，〜Ｄを備え、ビットラインＢ／Ｌ，〜Ｂ／
Ｌと前記入・出力ラインＩ／Ｏ，〜Ｉ／Ｏと前記データ
ラインＤ，〜Ｄが互いに電気的な接続が形成される時
に、前記外部からのライトデータを入・出力ラインＩ／
Ｏ，〜Ｉ／Ｏ上に伝達し、反対にメモリセルからのリー
ドデータはデータラインＤ，〜Ｄに伝達する半導体メモ
リ装置において、前記ビットラインＢ／Ｌ，〜Ｂ／Ｌ間
に設置され、前記入・出力ラインＩ／Ｏ，〜Ｉ／Ｏ及び
データラインＤ，〜Ｄ上の電位を互いに同一のレベルに
維持し、ライト及びリードパスを単一パスに形成するマ
ルチプレクシング手段を更に備える。
【００１９】
【作用】本発明によるリード／ライトマルチプレクシン
グ手段を持つ半導体メモリ装置は、短いアクセスタイム
で速いリード動作を行うことができる。
グ手段を持つ半導体メモリ装置は、短いアクセスタイム
で速いリード動作を行うことができる。
【００２０】
【実施例】以下、添付された図面を参照し、本発明を詳
しく説明する。
しく説明する。
【００２１】説明の前に、本発明では、リードパスとラ
イトパスを分離せず同一パスで実現し、Ｉ／Ｏ，〜Ｉ／
ＯラインとＤ，〜Ｄラインが常に同一の電位レベルの状
態で維持される。
イトパスを分離せず同一パスで実現し、Ｉ／Ｏ，〜Ｉ／
ＯラインとＤ，〜Ｄラインが常に同一の電位レベルの状
態で維持される。
【００２２】本発明による半導体メモリ装置の一実施例
を図４に図示し、それによる動作タイミング図を図５に
図示した。そして、本発明による半導体メモリ装置の他
の実施例を図６に図示した。一方、前記図４及び図６の
回路の各要素に印加される信号は、前記図２で図示され
た信号発生器から発生される信号である。
を図４に図示し、それによる動作タイミング図を図５に
図示した。そして、本発明による半導体メモリ装置の他
の実施例を図６に図示した。一方、前記図４及び図６の
回路の各要素に印加される信号は、前記図２で図示され
た信号発生器から発生される信号である。
【００２３】前記図４で点線ブロック２００に現れた所
が本発明に適用されるリード／ライトマルチプレクシン
グ手段であり、それ以外のものは公知の事項なので説明
を省略する。前記リード／ライトマルチプレクシング手
段は、そのドレーン電極がデータ入・出力ラインプリチ
ャージ電圧源ＶP 端子に接続され、そのソース電極が一
対のビットラインの内いずれか一つに接続された第１ト
ランジスタ３１、及び、そのドレーン電極が前記プリチ
ャージ電圧源ＶP 端子に接続されそのソース電極が一対
のビットラインの内一つに接続された第２トランジスタ
３２からなるプリチャージ手段と、前記〜Ｉ／Ｏライン
とＩ／Ｏラインの間に接続された第３のトランジスタ３
３になったイコライズ手段で構成され、前記第１，２，
３のトランジスタ３１，３２，３３のゲートがノードＮ
に共通接続され、ノードＮに接続された端子に制御電圧
としてデータ入・出力ラインプリチャージ信号Ｉ／ＯP
が印加される。ここで、前記第１，２トランジスタのド
レーンに印加されるデータ入・出力ラインプリチャージ
電圧ＶP は定電圧であり、ＶCC／２である。では、前記
図４の回路の動作特性を前記図５を参照し説明する。
が本発明に適用されるリード／ライトマルチプレクシン
グ手段であり、それ以外のものは公知の事項なので説明
を省略する。前記リード／ライトマルチプレクシング手
段は、そのドレーン電極がデータ入・出力ラインプリチ
ャージ電圧源ＶP 端子に接続され、そのソース電極が一
対のビットラインの内いずれか一つに接続された第１ト
ランジスタ３１、及び、そのドレーン電極が前記プリチ
ャージ電圧源ＶP 端子に接続されそのソース電極が一対
のビットラインの内一つに接続された第２トランジスタ
３２からなるプリチャージ手段と、前記〜Ｉ／Ｏライン
とＩ／Ｏラインの間に接続された第３のトランジスタ３
３になったイコライズ手段で構成され、前記第１，２，
３のトランジスタ３１，３２，３３のゲートがノードＮ
に共通接続され、ノードＮに接続された端子に制御電圧
としてデータ入・出力ラインプリチャージ信号Ｉ／ＯP
が印加される。ここで、前記第１，２トランジスタのド
レーンに印加されるデータ入・出力ラインプリチャージ
電圧ＶP は定電圧であり、ＶCC／２である。では、前記
図４の回路の動作特性を前記図５を参照し説明する。
【００２４】前記図５のタイミング図上に図示されたよ
うに、各信号の発生は従来技術と同一の方法で信号発生
器１０に生成されることをより易しく理解できるであろ
う。しかし、前記図４の構成から分かるように、本発明
ではＩ／Ｏ，〜Ｉ／ＯラインとＤ，〜Ｄラインがフロー
ティング状態でなく、ＶP レベルにプリチャージされ
る。そして、ライト動作時には、ライトドライバー８０
の出力が前記Ｄ，〜Ｄラインを通じてすぐ前記Ｉ／Ｏ，
〜Ｉ／Ｏラインに伝達され、メモリセルへのライト動作
が形成され、前記ライト動作を完了した後には、前記入
・出力ラインＩ／Ｏ，〜Ｉ／Ｏ上の電圧、即ち、前記Ｖ
P レベルにプリチャージされる。プリチャージサイクル
の経過後、リード動作時にはメモリセルのデータがビッ
トラインＢ／Ｌ，〜Ｂ／Ｌ及び入・出力ラインＩ／Ｏ，
〜Ｉ／Ｏを経て、プリチャージ電位レベルＶP にプリチ
ャージされている前記データラインＤ，〜Ｄに伝達さ
れ、センスアンプ９０を通じて出力することになる。前
述した説明から分かるように、プリチャージサイクルで
前記Ｉ／Ｏ，〜Ｉ／ＯラインとＤ，〜Ｄラインのプリチ
ャージ動作は、前記Ｉ／ＯP 信号を第１及び第２プリチ
ャージトランジスタ３１，３２のゲート電極に印加する
ことにより、前記Ｉ／Ｏ，〜Ｉ／Ｏラインがプリチャー
ジされれば、前記Ｄ，〜Ｄラインも同じレベルにプリチ
ャージされるので、従来技術で発生していたＤ，〜Ｄラ
インフローティング状態を除去すると同時に、リードサ
イクルで前記Ｄ，〜Ｄラインの電位を反転させる必要が
ないので、リード動作のスピード向上が達成される。特
に、前記ＶP 電圧がＶCC／２レベルに印加されれば、こ
れは前記図５のセンシング間隔Ｔ１区間で分かるよう
に、前記センスアンプ９０は正確で高速のデータアクセ
ス動作が行われる。
うに、各信号の発生は従来技術と同一の方法で信号発生
器１０に生成されることをより易しく理解できるであろ
う。しかし、前記図４の構成から分かるように、本発明
ではＩ／Ｏ，〜Ｉ／ＯラインとＤ，〜Ｄラインがフロー
ティング状態でなく、ＶP レベルにプリチャージされ
る。そして、ライト動作時には、ライトドライバー８０
の出力が前記Ｄ，〜Ｄラインを通じてすぐ前記Ｉ／Ｏ，
〜Ｉ／Ｏラインに伝達され、メモリセルへのライト動作
が形成され、前記ライト動作を完了した後には、前記入
・出力ラインＩ／Ｏ，〜Ｉ／Ｏ上の電圧、即ち、前記Ｖ
P レベルにプリチャージされる。プリチャージサイクル
の経過後、リード動作時にはメモリセルのデータがビッ
トラインＢ／Ｌ，〜Ｂ／Ｌ及び入・出力ラインＩ／Ｏ，
〜Ｉ／Ｏを経て、プリチャージ電位レベルＶP にプリチ
ャージされている前記データラインＤ，〜Ｄに伝達さ
れ、センスアンプ９０を通じて出力することになる。前
述した説明から分かるように、プリチャージサイクルで
前記Ｉ／Ｏ，〜Ｉ／ＯラインとＤ，〜Ｄラインのプリチ
ャージ動作は、前記Ｉ／ＯP 信号を第１及び第２プリチ
ャージトランジスタ３１，３２のゲート電極に印加する
ことにより、前記Ｉ／Ｏ，〜Ｉ／Ｏラインがプリチャー
ジされれば、前記Ｄ，〜Ｄラインも同じレベルにプリチ
ャージされるので、従来技術で発生していたＤ，〜Ｄラ
インフローティング状態を除去すると同時に、リードサ
イクルで前記Ｄ，〜Ｄラインの電位を反転させる必要が
ないので、リード動作のスピード向上が達成される。特
に、前記ＶP 電圧がＶCC／２レベルに印加されれば、こ
れは前記図５のセンシング間隔Ｔ１区間で分かるよう
に、前記センスアンプ９０は正確で高速のデータアクセ
ス動作が行われる。
【００２５】図６は本発明に適用されるリード／ライト
マルチプレクシング手段の他の実施例を図示したもの
で、前記図４の回路に比べＩ／Ｏ，〜Ｉ／Ｏラインと
Ｄ，〜Ｄラインを直接接続せずに一つのブロックコーデ
ィング手段４６，４７を通じて連結した。一対のブロッ
クコーディング手段４６，４７を備えたメモリセルアレ
イが通常的に所定の個数に分割されて設計される。１Ｍ
メモリセルアレイは３６カラムと３６ローで構成され、
１Ｍメモリセルアレイの場合、４ブロックに分けられ
る。したがって、各ブロックは９カラムと９ローを持
つ。
マルチプレクシング手段の他の実施例を図示したもの
で、前記図４の回路に比べＩ／Ｏ，〜Ｉ／Ｏラインと
Ｄ，〜Ｄラインを直接接続せずに一つのブロックコーデ
ィング手段４６，４７を通じて連結した。一対のブロッ
クコーディング手段４６，４７を備えたメモリセルアレ
イが通常的に所定の個数に分割されて設計される。１Ｍ
メモリセルアレイは３６カラムと３６ローで構成され、
１Ｍメモリセルアレイの場合、４ブロックに分けられ
る。したがって、各ブロックは９カラムと９ローを持
つ。
【００２６】図６では、第１及び第２のブロックコーデ
ィング手段４６，４７それぞれは、一対のＰ−ＣＭＯＳ
トランジスタ及びＮ−ＣＭＯＳトランジスタを含み、前
記Ｐ−ＣＭＯＳトランジスタ及びＮ−ＣＭＯＳトランジ
スタのドレーン電極は互いに接続され、同様にこれらの
ソース電極も、また交互に接続されている。また、第１
及び第２のブロックコーディング手段４６，４７は、ロ
ーアドレス信号〜ＲＡＳがローレベルの時ハイレベルに
あるリード／ライトパスイネーブル信号ＲＷＰＥＮによ
り動作する。
ィング手段４６，４７それぞれは、一対のＰ−ＣＭＯＳ
トランジスタ及びＮ−ＣＭＯＳトランジスタを含み、前
記Ｐ−ＣＭＯＳトランジスタ及びＮ−ＣＭＯＳトランジ
スタのドレーン電極は互いに接続され、同様にこれらの
ソース電極も、また交互に接続されている。また、第１
及び第２のブロックコーディング手段４６，４７は、ロ
ーアドレス信号〜ＲＡＳがローレベルの時ハイレベルに
あるリード／ライトパスイネーブル信号ＲＷＰＥＮによ
り動作する。
【００２７】第４及び第５のトランジスタ４４，４５は
プリチャージ用トランジスタであり、第６及び第７及び
第８のトランジスタ４１，４２，４３はイコライジング
用トランジスタである。その上に、二つのプリチャージ
トランジスタ４４，４５はそれぞれ供給電圧源ＶCC端子
に接続され、入・出力ラインプリチャージ信号Ｉ／ＯP
により入・出力ラインＩ／Ｏ，〜Ｉ／Ｏ上の電位をＶCC
−ＶTNほどプリチャージさせる。ここでＶTNはＮ−チャ
ンネルトランジスタの限界電圧である。
プリチャージ用トランジスタであり、第６及び第７及び
第８のトランジスタ４１，４２，４３はイコライジング
用トランジスタである。その上に、二つのプリチャージ
トランジスタ４４，４５はそれぞれ供給電圧源ＶCC端子
に接続され、入・出力ラインプリチャージ信号Ｉ／ＯP
により入・出力ラインＩ／Ｏ，〜Ｉ／Ｏ上の電位をＶCC
−ＶTNほどプリチャージさせる。ここでＶTNはＮ−チャ
ンネルトランジスタの限界電圧である。
【００２８】三つのイコライジングトランジスタ４１，
４２，４３は、入・出力ラインＩ／Ｏ上の電位と入・出
力ライン〜Ｉ／Ｏ上の電位が実際に差異があり得るの
で、前記差異をなくすため提供されたものであり、これ
らトランジスタ４１，４２，４３は、入・出力ラインイ
コライズ信号〜Ｉ／ＯEQにより動作する。入・出力ライ
ンイコライズ信号〜Ｉ／ＯEQは、図８に図示した回路で
発生される。前記３個のイコライジングトランジスタ４
１，４２，４３により、前記入・出力ラインＩ／Ｏ，〜
Ｉ／Ｏが所定の時間内に正確に互いにＶCC−Ｔレベルに
維持できる。
４２，４３は、入・出力ラインＩ／Ｏ上の電位と入・出
力ライン〜Ｉ／Ｏ上の電位が実際に差異があり得るの
で、前記差異をなくすため提供されたものであり、これ
らトランジスタ４１，４２，４３は、入・出力ラインイ
コライズ信号〜Ｉ／ＯEQにより動作する。入・出力ライ
ンイコライズ信号〜Ｉ／ＯEQは、図８に図示した回路で
発生される。前記３個のイコライジングトランジスタ４
１，４２，４３により、前記入・出力ラインＩ／Ｏ，〜
Ｉ／Ｏが所定の時間内に正確に互いにＶCC−Ｔレベルに
維持できる。
【００２９】図７は、図６の回路による動作タイミング
図である。ここで、入・出力ラインイコライジング信号
〜Ｉ／ＯEQ以外の他の信号は、以前のタイミングと同一
である。
図である。ここで、入・出力ラインイコライジング信号
〜Ｉ／ＯEQ以外の他の信号は、以前のタイミングと同一
である。
【００３０】図７で、ライトドライバーイネーブル信号
ＷＤＥがハイレベルの時、ライト駆動回路８０は外部か
らライトデータを受け、データライン上Ｄ，〜Ｄ上に伝
達する。この時、入・出力ラインプリチャージ信号Ｉ／
ＯP がローレベルなので、入・出力ラインＩ／Ｏ，〜Ｉ
／Ｏは所定の電位にプリチャージされない。ライト動作
が終わった後、ライトイネーブル信号〜ＷＥがローレベ
ルからハイレベルにされ、入・出力ラインＩ／Ｏ，〜Ｉ
／ＯがＶCC−ＶTNの電位にプリチャージされると同時
に、イコライジング信号〜Ｉ／ＯEQがハイにされ、入・
出力ラインＩ／Ｏ，〜Ｉ／Ｏの間に電位差をなくす。
ＷＤＥがハイレベルの時、ライト駆動回路８０は外部か
らライトデータを受け、データライン上Ｄ，〜Ｄ上に伝
達する。この時、入・出力ラインプリチャージ信号Ｉ／
ＯP がローレベルなので、入・出力ラインＩ／Ｏ，〜Ｉ
／Ｏは所定の電位にプリチャージされない。ライト動作
が終わった後、ライトイネーブル信号〜ＷＥがローレベ
ルからハイレベルにされ、入・出力ラインＩ／Ｏ，〜Ｉ
／ＯがＶCC−ＶTNの電位にプリチャージされると同時
に、イコライジング信号〜Ｉ／ＯEQがハイにされ、入・
出力ラインＩ／Ｏ，〜Ｉ／Ｏの間に電位差をなくす。
【００３１】前記図４及び図６の回路は、本発明の思想
を実現した最適の実施例として、前記本発明の思想を逃
れない範囲内では、前記の各構成素子を異なるように構
成できることを知るべきである。
を実現した最適の実施例として、前記本発明の思想を逃
れない範囲内では、前記の各構成素子を異なるように構
成できることを知るべきである。
【００３２】
【発明の効果】本発明で使われるリード／ライトマルチ
プレクシング手段で、プリチャージ手段はセンスアンプ
がその動作点で最大スウィング幅を持つように、データ
ライン上に一定のプリチャージ電圧を供給する。そし
て、イコライジング手段は入・出力ライン間のプリチャ
ージ電位差をなくす。
プレクシング手段で、プリチャージ手段はセンスアンプ
がその動作点で最大スウィング幅を持つように、データ
ライン上に一定のプリチャージ電圧を供給する。そし
て、イコライジング手段は入・出力ライン間のプリチャ
ージ電位差をなくす。
【００３３】前述したように、本発明はリード／ライト
パスを同一パスとして実現し、前記Ｉ／Ｏ，〜Ｉ／Ｏラ
インと前記Ｄ，〜Ｄラインが常に同一の電位レベルに維
持され、前記Ｄ，〜Ｄ上に所定のライトデータがフロー
ティング状態で残されることを防止できる。
パスを同一パスとして実現し、前記Ｉ／Ｏ，〜Ｉ／Ｏラ
インと前記Ｄ，〜Ｄラインが常に同一の電位レベルに維
持され、前記Ｄ，〜Ｄ上に所定のライトデータがフロー
ティング状態で残されることを防止できる。
【図１】 従来技術による半導体メモリ装置の回路図で
ある。
ある。
【図２】 図１の各構成要素に印加される信号を発生す
る信号発生回路の回路図である。
る信号発生回路の回路図である。
【図３】 図２の入・出力信号波形のタイミング図であ
る。
る。
【図４】 本発明による半導体メモリ装置の一実施例の
回路図である。
回路図である。
【図５】 図４の回路の作動を説明するための入・出力
信号波形のタイミング図である。
信号波形のタイミング図である。
【図６】 本発明による半導体メモリ装置の他の実施例
の回路図である。
の回路図である。
【図７】 図６の回路に印加される信号のタイミング図
である。
である。
【図８】 図７の入・出力ラインイコライジング信号発
生回路の回路図である。
生回路の回路図である。
ＳＥＡ センスアンプイネーブル信号 ＲＰＥ リードパスイネーブル信号 ＷＤＥ ライトパスドライバーイネーブル信号 ＷＰＥ ライトパスイネーブル信号 Ｉ／ＯP データ入・出力ラインプリチャージ信号 ＶP データ入・出力ラインプリチャージ電圧 ＲＷＰＥＮ リード／ライトパスイネーブル信号 ３１，３２ プリチャージトランジスタ ３３ イコライジングトランジスタ ４１，４２，４３ イコライジングトランジスタ ４４，４５ プリチャージトランジスタ ４６，４７ ブロックコーディング手段 ４８ インバータ
Claims (5)
- 【請求項１】 メモリセルに接続され前記メモリセルに
又は前記メモリセルからのリード／ライトデータを伝送
する一対のビットラインと、前記ビットラインにそれぞ
れ連結された一対の入・出力ラインと、前記入・出力ラ
インに連結されセンスアンプを通じて外部にリード／ラ
イトデータを伝送するための一対のデータラインを備
え、前記ビットラインと前記入・出力ラインと前記デー
タラインが互いに電気的な接続が行われる時に外部から
のライトデータを受け前記入・出力ライン上に伝達し、
反対にメモリセルからのリードデータをデータライン上
に伝達する半導体メモリ装置において、前記ビットライ
ン間に設置され、前記入・出力ライン及びデータライン
上の電位を互いに同一のレベルに維持し、前記リード及
びライトパスを単一パスに形成することを特徴とするリ
ード／ライトマルチプレクシング手段を更に含む短いア
クセスタイムを持つ半導体メモリ装置。 - 【請求項２】 前記マルチプレクシング手段が、そのド
レーン電極がデータ入・出力ラインプリチャージ電圧ソ
ース端子に接続されそのソース電極がビットラインの内
のいずれかに接続される第１プリチャージトランジスタ
と、そのドレーン電極がデータ入・出力ラインプリチャ
ージ電圧ソース端子に接続されそのソース電極が他のビ
ットラインに接続される第２プリチャージトランジスタ
と、そのドレーンとソース電極を通じて前記ビットライ
ン間に接続された第３イコライジングトランジスタを含
み、前記第１，第２，第３トランジスタのゲート電極が
共同にある１点に接続されることにより、前記リード／
ライトマルチプレクサー手段はその点に接続された端子
に印加されたデータ入・出力ラインプリチャージ信号に
より駆動されることを特徴とする請求項１記載の短いア
クセスタイムを持つ半導体メモリ装置。 - 【請求項３】 前記プリチャージ電圧がＶCC／２レベル
の電圧に印加されることを特徴とする請求項２記載の短
いアクセスタイムを持つ半導体メモリ装置。 - 【請求項４】 前記リード／ライトマルチプレクシング
手段は、それぞれが一対のＰ−チャンネル及びＮ−チャ
ンネルトランジスタを含み、メモリセルアレイを所定の
個数に分割するための一対のブロックコーディング手段
と、それぞれが供給電圧源端子に接続されるドレーン電
極及び入・出力ラインの内該当ラインに接続されるソー
ス電極を持っている第４及び第５のプリチャージトラン
ジスタと入・出力ライン間に接続される第６ないし第８
イコライジングトランジスタで構成され、データ入・出
力ラインプリチャージ信号が、前記入・出力ライン上の
電位がＶCC−ＶINにプリチャージされるように、前記プ
リチャージトランジスタのゲート電極を制御し、前記イ
コライジングトランジスタが入・出力ラインイコライズ
信号に応じて動作することを特徴とする請求項１記載の
短いアクセスタイムを持つ半導体メモリ装置。 - 【請求項５】 前記のデータをメモリセルにライトする
動作時だけ前記データ入・出力ラインプリチャージ信号
が非アクティブであることを特徴とする請求項２乃至請
求項３のいずれか１項に記載の短いアクセスタイムを持
つ半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991-14273 | 1991-08-19 | ||
| KR1019910014273A KR930005028A (ko) | 1991-08-19 | 1991-08-19 | 리드/라이트 멀티플렉싱 수단을 가지는 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547187A true JPH0547187A (ja) | 1993-02-26 |
Family
ID=19318759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4324392A Pending JPH0547187A (ja) | 1991-08-19 | 1992-02-28 | リード動作時短いアクセスタイムを持つ半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0547187A (ja) |
| KR (1) | KR930005028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012230725A (ja) * | 2011-04-23 | 2012-11-22 | Tohoku Univ | メモリデータ読み出し回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020061668A (ko) * | 2001-01-17 | 2002-07-25 | (주)아해 | 그라프트 폴리아민 고분자응집제 및 이를 이용한 폐수처리방법 |
-
1991
- 1991-08-19 KR KR1019910014273A patent/KR930005028A/ko not_active IP Right Cessation
-
1992
- 1992-02-28 JP JP4324392A patent/JPH0547187A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012230725A (ja) * | 2011-04-23 | 2012-11-22 | Tohoku Univ | メモリデータ読み出し回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005028A (ko) | 1993-03-23 |
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