CN1025077C - 半导体存储器件及其多位并行测试方法 - Google Patents

半导体存储器件及其多位并行测试方法 Download PDF

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Abstract

一种半导体存储器件及进行多位并行测试的方法，所述存储器件包含用于读出存储器单元组数据的读出电路；接在数据读出电路和数据总线对之间的驱动器，连接在读出电路和相应数据总线对之间的第一比较器，其输入接到数据总线对而输出可与数据输出缓冲器连接的第二比较器，以及数据选择装置。在正常模式下数据读出电路将来自存储器单元组的多个数据对通过驱动器位送给数据总线对，而在测试模式下数据读出电路将多个数据对送至第一比较器。

Description

本发明涉及测试半导体存储器件的方法，更准确地说，涉及对比较小的区域进行多位并行测试而不影响半导体存储器件正常工作的方法。
高集成化的半导体存储器件由于其芯片面积的增大通常会使生产成本增加。具体地说，半导体存储器的集成度越高，进行同样测试所需时间和成本就越高。
因此，近来使用一种已知的方法来节省测试时间及成本，该方法用同时并行地对多位进行测试来替代串行数据存取。图1示出用于这种并行测试的已知存储器的结构，其中对8位并行数据进行测试。
参考图1，4对数据总线DB0-3中的每一对连接到8个数据读出/驱动电路3-10中的各个输出端，所述的8个数据读出/驱动电路3至10通过各对输入/输出线路IO0-7从两个存储器单元组1和2中任一个接收每对数据。4个传输门11-14位于数据总线对的中央，用于将每个数据总线对与数据读出/驱动电路的左边一组3-6和右边一组7-10进行连接或断开。这些传输门11-14是用N沟道和P沟道MOS晶体管构成的，各栅极连接成直接或通过反相器15接收并行测试启动信号φPTE。数据总线对的另一端连接到与数据输出缓冲器（未示出）相连接的数据选择电路16。第一比较器对17和19的输入端和每对数据总线相连，而其输出端则将一对数据交付给第二比较器18。在第二比较器18与数据输出缓冲器和数据选择电路16之间连接一开关电路20。第一比较器17和19、数据选择电路16、第二比较器18和开关电路20和传 输门11-14一样共同受控于并行测试启动信号φPTE。按照这种结构的8位并行测试方法，一旦通过来自2组存储器单元1和2的8对输入/输出线路形成8对数据，在传输到4个数据总线对之前，分别由数据读出和驱动电路3-10对数据读出、放大和驱动。这8对经传输的数据一分为二送到第一比较器17和19，由比较器17和19分别将接收到的数据译码为送至第二比较器18的每一对数据。然后第二比较器18将接收到的两对数据变换为单一数据对，将该单一数据对通过开关电路20送至数据输出缓冲器。
在这一级，由于并行测试启动信号φPTE为指定测试模式的逻辑高电平状态，和左、右数据总线对相连接的传输门11-14均在正常模式下被切断，而数据选择电路16也不起作用。相反，在正常模式下，当信号φPTE为逻辑低状态，那么第一和第二比较器17、19和18，以及开关电路20就不起作用。所以，在正常模式下，提供这样顺序的数据传输路径：存储器单元组1和2-数据读出和驱动电路3-10-数据总线对-数据选择电路16-数据输出缓冲器，当然，其中传输门11-14处于接通状态;而在测试模式下，提供这样顺序的另一种数据传输路径：存储器单元组-数据读出/驱动电路-数据总线对-第一比较器17和19-第二比较器18-开关电路20-数据输出缓冲器，其中传输门处于断开状态。
但是，在上述先有技术结构中，由于在正常模式期间，从左边一组存储单元中选出的传输到数据输出缓冲器的数据始终必须通过传输门11-14，所以有操作速度低的缺点。而且，在先有技术的测试方法中，由于数据必须通过处于数据读出/驱动电路3-10内部的驱动器，因此在正常模式期间，其中的功率损耗不可避免地增加。此外，传输门的存在引起了具有很多数据总线对的高集成存储器件整个芯片面积不合希望的增加。
所以，本发明的目的是提供一种能节省功率消耗并适合于大规模集成的半导体存储器件多位并行测试的改进方法。
本发明的另一目的是提供测试多个并行位而不影响半导体存储器件正常操作的方法。
为达到本发明的以上目的和其它优点，在对具有数据输出缓冲器、给定个数的数据总线对和存储器单元组的半导体存储器件执行多位并行测试的最佳实施例中，该半导体存储器件包含有：
用于对由存储器单元组提供的每一对数据进行读出的数据读出装置;
连接在数据读出装置和给定个数的数据总线对之间的驱动装置;
连接在数据读出装置和数据总线对中相应的一个数据总线对之间的第一比较器装置，用于接收由数据读出装置供给的一组数据对，并由该第一比较器装置根据该组数据对将一数据对输出到数据总线对中相应的一个数据总线对;
其输入端与数据总线对相连接、其输出端可与数据输出缓冲器相连接的第二比较器装置，用于从数据总线对接收给定个数的数据对并由该比较器输出一个数据对，以及
其输入端和数据总线对相连接、其输出端与数据输出缓冲器相连接的数据选择装置，用于从数据总线对接收给定个数的数据对并由其输出一个数据对;
因此，在正常模式下，数据读出装置将来自存储器单元组的多个数据对通过驱动器装置送到数据总线对，而在测试模式下，数据读出装置将多个数据对送到第一比较器装置。
为更好理解本发明并说明如何实施本发明，可通过实例参考所附图纸，附图中：
图1示出按照先有技术方法的并行测试的电路布局图;
图2示出按照本发明最佳实施例的多位并行测试的电路布局;
图3示出了根据图2的存储器单元块和输入/输出线路之间的电路连接，以及
图4示出按照本发明的输入/输出线路预充电电路的电路图。
参考图2，公开了按照本发明的多位并行测试方法的电路结构，在该实施例中并行对8位数据进行测试。如该图中所示，两个存储器单元组100和101分成两组分别通过4个输入/输出线路对IO0/ IO0到IO3/ IO3及IO4/ IO4到IO7/ IO7的各个相对应的线路连接到4个数据读出电路102-105及106-109中的每一个上。数据读出电路102到109分别连接到驱动器110至117，而每一对相邻数据读出电路分别连接到第一比较器118至121。每个第一比较器接收两个数据读出电路的输出，即两对数据。驱动器110至117及第一比较器118至121的每一对数据输出端和4对数据总线DB0/ DB0到DB3/ DB3中的一对相连接，关于每对数据总线与两个驱动器和一个第一比较器的接线法，如图所示。4对数据总线都与接着通过开关电路123和数据输出缓冲器125（未示出）的输入端125相连接的第二比较器122相连接。4对数据总线进一步连接到数据选择电路124。驱动器110至117、第一比较器118至121、第二比较器122、开关电路123和数据选择电路124共同受控于并行测试启动信号127。
图3示出了左侧存储器单元组100和输入/输出线路对IO0/ IO0到IO3/ IO3之间连线的最佳实施例，其中输入/输出线路对通过传输晶体管140到155连接到读出放大器132至139。读出放大器132到139分别通过位线路对BL/ BL与存储器单元（未示出）相连接。传输晶体管140至155每一个响应来自列译码器130和131的列选择信号φCSL将由读出放大器供给的数据传输到输入/输出线路对IO0/ IO0到IO3/ IO3，传输晶体管140至155的栅极每4个一对连接到列译码器130和131中的 一个。
图4示出用于对输入/输出线路对预充电和均衡处理的电路。输入/输出线路的这种预充电和均衡电路包括有：其各栅极和预充电和均衡信号φIOPP相连接的预充电晶体管161至164，用于对每一对输入/输出线路进行均衡的N沟道MOS晶体管165和166以及P沟道MOS晶体管169和170，（所述MOS晶体管165、166的每一栅极相连接以接收信号φIOPP）以及用于将信号φIOPP反相并将反相后信号加到P沟道MOS晶体管169和170的栅级上的反相器167和168。在上述电路中的输入/输出线路对上的预充电和均衡电平成为从加在预充电晶体管161至164的通极上的电源电压Vcc减去N沟道MOS晶体管的阀限电压所得到的电压值。
并行测试模式
下面，更详细地描述按照本发明的多位并行测试方法的操作。参考图3，从存储器单元读出的数据对通过位线路对BL/ BL传送到读出放大器132到139，由读出放大器放大后的数据对信号当两个列译码器130和131中的一个产生列选择信号φcsc的逻辑高电平时通过接通的传输晶体管传输到输入/输出线路对。在由列选择信号的逻辑高电平将数据对传输到输入/输出线路对之前，图4所示的输入/输出线路预充电和均衡信号φIOPP在给定周期内保护逻辑高状态，因此，输入/输出线路对保持在预充电及均衡到（Vcc-VTN）值的状态，其中Vcc为电源电压而VTN为N沟道MOS晶体管的门限电压。此外，并行测试启动信号127使驱动器110至117及数据选择电路124截止，而启动第一比较器118至121、第二比较器122以及开关电路123。因此，由于禁止驱动器110至117，将传输到输入/输出线路对的数据对信号加到数据读出电路102和109，该读出电路对所述数据对信号加以放大并输出到第一比较器118至121。第一比较器接收两个数据对并将选出的一个数 据对分别加到数据总线对DB0/ DB0到DB3/ DB3。然后，第二比较器122接收数据总线对上来自第一比较器118至121的4对数据并通过开关电路123发送到数据输出缓冲器125，所选的数据对是按照译码操作选择出的。即，并行测试模式下数据对传输路径对应于这样的序列：存储器单元组100和101-数据读出电路102至109-第一比较器118至121-数据总线对-第二比较器122-开关电路123-数据输出电路125。
正常模式
同时，在正常模式下，并行测试启动信号127禁止第一比较器118到121、第二比较器122和开关电路123。这样，不同于上述并行测试模式下数据对传输路径的另一个通达数据输出缓冲器的传输路径是以这样顺序进行的：数据读出电路102至109-驱动器110至117-数据总线对-数据选择电路。
在本发明最佳实施例的上述描述中，借助实例已公开了8位并行数据的测试方法，然而，本领域技术人员应该理解到，要测试N位并行数据，第一比较器的个数应是数字N的一半（N/2），这些比较器中的每一个可处理N个数据对中的四分之一（N/4），而第二比较器可处理来自第一比较器的N个数据对中的一半（N/2）。
从以上描述显而易见的是，本发明提供的方法只要使用给定个数的第一和第二比较器，便可在对半导体存储器件的多个并行位进行测试时容易地处理并行数据对，所以本发明可节省测试所耗费的功率和时间。而且，本发明可以将数据总线无论在正常模式还是测试模式下保持为一常态，以及避免数据对在测试模式下通过任何不希望有的传输路径，从而实现在测试和正常模式下的高速操作。
上述说明仅展示了本发明的最佳实施例。对本领域技术人员而言，各种改进是显然的而不会偏离仅仅由所附权利要求书所限定的本发明 的范围。所以，所示和所述的实施例只是说明性而非限制性的。

Claims (8)

1、一种对具有数据输出缓冲寄存器和给定个数的数据总线对及存储器单元组的半导体存储器件进行多位并行测试的方法中，
所述半导体存储器件包括：
用于读出由所述存储器单元组供给的每一对数据的数据读出装置；
连接在所述数据读出装置和所述给定个数的数据总线对之间的驱动器装置；
连接在所述数据读出装置和所述数据总线对中相应的一个数据总线对之间的第一比较器装置，用于接收由所述数据读出装置提供的一组数据对并根据该组数据对将一数据对输出到所述数据总线对中相应的一个数据总线对；
其输入端口与所述数据总线对相连接、其输出端口可与数据输出缓冲器相连接的第二比较器装置，用于接收从所述数据总线对来的给定个数的数据对并由该第二比较器装置输出一个数据对，以及
其输入端和所述数据总线对相连接、其输出端与数据输出缓冲器相连接的数据选择装置，用于接收从所述数据总线对来的给定个数的数据对并由其输出一个数据对；
其特征在于：
在第一模式下，所述数据读出装置将来自所述存储器单元组的多个数据对通过所述驱动器装置送到所述数据总线对，而在第二模式下，所述数据读出装置将所述多个数据对送到所述第一比较器装置。
2、如权利要求1所述的方法，其特征在于：所述第一和第二比较器只适合于在所述第二模式期间运行。
3、如权利要求1所述方法，其特征在于还包含可与所述第二比较装置的输出级相连接的开关装置，其中，所述开关装置在第一模式期间为断开状态。
4、如权利要求1所述的方法，其特征在于：所述第一模式对应于正常模式而所述第二模式对应于用于对半导体存储器件进行并行数据测试的测试模式。
5、一种半导体存储器件，该半导体存储器件备有数据输出缓冲器和给定个数的数据总线对及存储器单元组，其特征在于，所述半导体存储器件包括：
用于对由所述存储器单元组提供的每一对数据进行读出的数据读出装置;
连接在所述数据读出装置和所述给定个数的数据总线对之间的驱动装置;
连接在所述数据读出装置和所述数据总线对中相应的一个数据总线对之间的第一比较器装置，用于接收由所述数据读出装置供给的一组数据对，并由该第一比较器装置根据该组数据对将数据对输出到所述数据总线对中的所述相应的一个数据总线对;
其输入端口与所述数据总线对相连接、其输出端口可与所述数据输出缓冲器相连接的第二比较器装置，用于从所述数据总线对接收给定个数的数据对并由该第二比较器装置输出一个数据对，以及
其输入端和所述数据总线对相连接、其输出端与数据输出缓冲器相连接的数据选择装置，用于从所述数据总线对接收给定个数的数据对并由其输出一个数据对;
因此，在第一模式下，所述数据读出装置将来自所述存储器单元组的多个数据对通过所述驱动器装置送到所述数据总线对，而在第二模式下，所述数据读出装置将所述多个数据对送到所述第一比较器装置。
6、如权利要求5所述的半导体存储器件，其特征在于，所述第一和第二比较器只适合于在所述第二模式期间运行。
7、如权利要求5所述的半导体存储器件，其特征在于还包括可与所述第二比较器装置的输出级相连接的开关装置，其中，所述开关装置在第一模式期间为断开状态。
8、如权利要求5所述的半导体存储器件，其特征在于，所述第一模式对应于正常模式而所述第二模式对应于用于对半导体存储器件进行并行数据测试的测试模式。
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