JPH0448500A - 半導体記憶素子におけるマルチビツトパラレルテストの方法及びその半導体記憶素子 - Google Patents
半導体記憶素子におけるマルチビツトパラレルテストの方法及びその半導体記憶素子Info
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- 238000012360 testing method Methods 0.000 title claims description 42
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- 238000010998 test method Methods 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 abstract description 23
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶素子におけるマルチビットパラレル
テストの方法に関し、特に、比較的小さな領域を用いて
、半導体記憶素子の正常動作に影響を与えることなく実
行するマルチビットパラレルテストの方法に関するもの
である。
テストの方法に関し、特に、比較的小さな領域を用いて
、半導体記憶素子の正常動作に影響を与えることなく実
行するマルチビットパラレルテストの方法に関するもの
である。
［従来の技術］
従来、半導体記憶素子の高集積化は、−船釣にそのチッ
プ領域の増大のために生産コストが増加する傾向にある
。特に、半導体記憶素子が高集積化すればするほど、そ
れらをテストするための時間と費用がますます多く必要
となる。
プ領域の増大のために生産コストが増加する傾向にある
。特に、半導体記憶素子が高集積化すればするほど、そ
れらをテストするための時間と費用がますます多く必要
となる。
それ故最近、以下に示す既知の方法を用いて、テストの
ための時間と費用を節約していた。そのテストでは、シ
リアルデータアクセスの代わりに、複数のビットが並列
的に同時にテストされている。第４図は、そのようなパ
ラレルテストのための既知の記憶素子の構成を示してい
る。ここでは、８ビツトパラレルデータがテストのため
に処理される。
ための時間と費用を節約していた。そのテストでは、シ
リアルデータアクセスの代わりに、複数のビットが並列
的に同時にテストされている。第４図は、そのようなパ
ラレルテストのための既知の記憶素子の構成を示してい
る。ここでは、８ビツトパラレルデータがテストのため
に処理される。
第４図を見ると、データバスＤＢＯ〜３０４つのベアの
各々が、８つのデータ検知／ドライビング回路３〜１０
の出力各々に接続されていて、データペア各々を、２つ
のメモリセルグループ１と２のいづれか１つから入出力
ラインエｏ０〜ＩＯ，のペア各々を通して受信する。４
つの伝送ゲート１１〜１４は、データバスペアの中心に
位置し、左側グループであるデータ検知／ドライビング
回路３〜６と右側グループであるデータ検知／ドライビ
ング回路７〜１０とに結合されているデータバスペア各
々を、接続したり接続を切断したりする。これらの伝送
ゲート１１−１４は、Ｎ−チャネル及びＰ−チャネルＭ
ＯＳ）ランジスタで構成されており、それぞれのトラン
ジスタはパラレルテスト可能信号φ２ア。に結合される
ゲートを有している。データバスペアのもう一方の端に
、データ選択回路１６が結合されており、不図示のデー
タ出力バッファが、さらに接続されている。第１の比較
器のベア１７と１９とは、各々のデータバスのベアと結
合された入力を有し、また、第２の比較器１８に対して
データペアを引き渡すための各々の出力をもっている。
各々が、８つのデータ検知／ドライビング回路３〜１０
の出力各々に接続されていて、データペア各々を、２つ
のメモリセルグループ１と２のいづれか１つから入出力
ラインエｏ０〜ＩＯ，のペア各々を通して受信する。４
つの伝送ゲート１１〜１４は、データバスペアの中心に
位置し、左側グループであるデータ検知／ドライビング
回路３〜６と右側グループであるデータ検知／ドライビ
ング回路７〜１０とに結合されているデータバスペア各
々を、接続したり接続を切断したりする。これらの伝送
ゲート１１−１４は、Ｎ−チャネル及びＰ−チャネルＭ
ＯＳ）ランジスタで構成されており、それぞれのトラン
ジスタはパラレルテスト可能信号φ２ア。に結合される
ゲートを有している。データバスペアのもう一方の端に
、データ選択回路１６が結合されており、不図示のデー
タ出力バッファが、さらに接続されている。第１の比較
器のベア１７と１９とは、各々のデータバスのベアと結
合された入力を有し、また、第２の比較器１８に対して
データペアを引き渡すための各々の出力をもっている。
切り替え回路２０は、第２の比較器１８とデータ出力バ
ッファ及びデータ選択回路１６との間に接続されている
。第１の比較器１７と１９、データ選択回路１６、第２
の比較器１８及び切り替え回路２０は、伝送ゲート１１
〜１５のように、共通に、パラレルテスト可能信号φ、
ア、によって制御される。この８ビツトパラレルテスト
方法の構成に従うと、８ベアのデータが一度２つのメモ
リセルグループ１と２から８ベアの入出カラインを通し
て供給されると、そのデータは検知・増幅され、４つの
データバスペアへの伝送に先立ってデータ検知／ドライ
ビング回路３〜１０によってそれぞれドライブされる。
ッファ及びデータ選択回路１６との間に接続されている
。第１の比較器１７と１９、データ選択回路１６、第２
の比較器１８及び切り替え回路２０は、伝送ゲート１１
〜１５のように、共通に、パラレルテスト可能信号φ、
ア、によって制御される。この８ビツトパラレルテスト
方法の構成に従うと、８ベアのデータが一度２つのメモ
リセルグループ１と２から８ベアの入出カラインを通し
て供給されると、そのデータは検知・増幅され、４つの
データバスペアへの伝送に先立ってデータ検知／ドライ
ビング回路３〜１０によってそれぞれドライブされる。
８つの伝送されたデータのベアは、４つのベアづつ各々
第１の比較器１７と１９とに提供される。それら比較器
は、各々受信したデータを各々のデータペアにデコード
し、第２の比較器１８に供給する。そのとき、第２の比
較器は、受信した２つのデータペアを単一のデータペア
にまとめ、そのデータは切り替え回路２０を通って、デ
ータ出力バッファに引き渡される。
第１の比較器１７と１９とに提供される。それら比較器
は、各々受信したデータを各々のデータペアにデコード
し、第２の比較器１８に供給する。そのとき、第２の比
較器は、受信した２つのデータペアを単一のデータペア
にまとめ、そのデータは切り替え回路２０を通って、デ
ータ出力バッファに引き渡される。
この段階において、パラレルテスト可能信号φ１ア、は
テストモードを指定するロジックハイ状態なので、通常
モード時には左右データバスペアを結合する伝送ゲート
１１〜１５は全てオフとなっており、データ選択回路１
６もまた機能しない。これとは反対に、通常モード時に
は、パラレルテスト可能信号φ、ＴＩが、ロジックロー
状態なので、第１と第２の比較器１７．１９及び１８と
切り替え回路２０とは機能しない。それ故、通常モード
時には、メモリセルグループ１と２、データ検知／ドラ
イビング回路３〜１０、データバスペア、データ選択回
路１６、データ出力バッファの順序でデータ伝送経路が
ある。もちろん、伝送ゲート１１〜１５は、このときは
オンである。これに対して、テストモード時には、メモ
リセルグループ、データ検知／ドライビング回路、デー
タバスペア、第１の比較器１７と１９、第２の比較器１
８、切り替え回路２０、データ出力バッファの順序でデ
ータ伝送経路がある。このとき、伝送ゲートはオフであ
る。
テストモードを指定するロジックハイ状態なので、通常
モード時には左右データバスペアを結合する伝送ゲート
１１〜１５は全てオフとなっており、データ選択回路１
６もまた機能しない。これとは反対に、通常モード時に
は、パラレルテスト可能信号φ、ＴＩが、ロジックロー
状態なので、第１と第２の比較器１７．１９及び１８と
切り替え回路２０とは機能しない。それ故、通常モード
時には、メモリセルグループ１と２、データ検知／ドラ
イビング回路３〜１０、データバスペア、データ選択回
路１６、データ出力バッファの順序でデータ伝送経路が
ある。もちろん、伝送ゲート１１〜１５は、このときは
オンである。これに対して、テストモード時には、メモ
リセルグループ、データ検知／ドライビング回路、デー
タバスペア、第１の比較器１７と１９、第２の比較器１
８、切り替え回路２０、データ出力バッファの順序でデ
ータ伝送経路がある。このとき、伝送ゲートはオフであ
る。
［発明が解決しようとする課題］
しかしながら上記従来例では、残されたメモリセルグル
ープから選択されたデータは、通常モードの間は常に伝
送ゲート１１〜１５を通過してデータ出力バッファに伝
送されなければならないので、動作が低速になるという
欠点があった。その上、データは通常モードの間データ
検知／ドライビング回路３〜１０の中に位置するドライ
バを通過しなければならないので、必然的に電力消費量
が増大する。さらに、伝送ゲートの存在は、多数のデー
タバスペアを有する高集積化記憶素子において、全チッ
プ領域の望まれない増加を引き起こすという欠点があっ
た。
ープから選択されたデータは、通常モードの間は常に伝
送ゲート１１〜１５を通過してデータ出力バッファに伝
送されなければならないので、動作が低速になるという
欠点があった。その上、データは通常モードの間データ
検知／ドライビング回路３〜１０の中に位置するドライ
バを通過しなければならないので、必然的に電力消費量
が増大する。さらに、伝送ゲートの存在は、多数のデー
タバスペアを有する高集積化記憶素子において、全チッ
プ領域の望まれない増加を引き起こすという欠点があっ
た。
本発明は上記従来例に鑑みてなされたもので、半導体記
憶素子におけるマルチビットパラレルテストの方法にお
いて、電力消費量を節約することを可能とし、大規模集
積回路に適する改良された方法を提供することを目的と
する。
憶素子におけるマルチビットパラレルテストの方法にお
いて、電力消費量を節約することを可能とし、大規模集
積回路に適する改良された方法を提供することを目的と
する。
さらに、半導体記憶素子の通常動作に影響を与えること
なく複数のパラレルビットをテストする方法を提供する
ことをもう１つの目的とする。
なく複数のパラレルビットをテストする方法を提供する
ことをもう１つの目的とする。
［課題を解決するための手段］
上記目的を達成するために本発明の半導体記憶素子にお
けるマルチビットパラレルテストの方法は、以下の様な
構成からなる。即ち、 データ出力バッファと所定の数のデータバスペアとメモ
リセルグループとを有する半導体記憶素子におけるマル
チビットパラレルテストの方法であって、前記半導体記
憶素子が、前記メモリセルグループから供給されるデー
タペア各々を検知するためのデータ検知手段と、前記デ
ータ検知手段と前記所定の数のデータバスペアとの間に
結合されたドライバ手段と、前記データ検知手段と前記
データバスペアの対応する１つのデータバスペアとの間
に結合され、前記データ検知手段から供給される１グル
ープのデータペアを受信し、前記データバスペアの対応
する前記１つのデータバスペアに対して、前記データペ
アのグループに基づいて、１つのデータペアを出力する
第１の比較手段と、前記データバスペアに結合された入
力と、前言己データ出力バッファに接続可能な出力とを
有し、前記データバスペアから所定の数のデータペアを
受信し、１つのデータペアを出力する第２の比較手段と
、前記データバスペアに結合された入力と、前記データ
出力バッファに結合された出力とを有し、前記データバ
スペアから前記所定の数のデータペアを受信し、１つの
データペアを出力するデータ選択手段とを備え、第１の
モードのときは前記データ検知手段が、前記ドライバ手
段を通して前記データバスペアに対して前記メモリセル
グループからの複数のデータペアを引き渡し、一方、第
２のモードのときは前記データ検知手段が、前記複数の
データペアを前記第１の比較手段に対して引き渡すこと
を特徴とする半導体記憶素子におけるマルチビットパラ
レルテストの方法を備える。
けるマルチビットパラレルテストの方法は、以下の様な
構成からなる。即ち、 データ出力バッファと所定の数のデータバスペアとメモ
リセルグループとを有する半導体記憶素子におけるマル
チビットパラレルテストの方法であって、前記半導体記
憶素子が、前記メモリセルグループから供給されるデー
タペア各々を検知するためのデータ検知手段と、前記デ
ータ検知手段と前記所定の数のデータバスペアとの間に
結合されたドライバ手段と、前記データ検知手段と前記
データバスペアの対応する１つのデータバスペアとの間
に結合され、前記データ検知手段から供給される１グル
ープのデータペアを受信し、前記データバスペアの対応
する前記１つのデータバスペアに対して、前記データペ
アのグループに基づいて、１つのデータペアを出力する
第１の比較手段と、前記データバスペアに結合された入
力と、前言己データ出力バッファに接続可能な出力とを
有し、前記データバスペアから所定の数のデータペアを
受信し、１つのデータペアを出力する第２の比較手段と
、前記データバスペアに結合された入力と、前記データ
出力バッファに結合された出力とを有し、前記データバ
スペアから前記所定の数のデータペアを受信し、１つの
データペアを出力するデータ選択手段とを備え、第１の
モードのときは前記データ検知手段が、前記ドライバ手
段を通して前記データバスペアに対して前記メモリセル
グループからの複数のデータペアを引き渡し、一方、第
２のモードのときは前記データ検知手段が、前記複数の
データペアを前記第１の比較手段に対して引き渡すこと
を特徴とする半導体記憶素子におけるマルチビットパラ
レルテストの方法を備える。
［作用］
以上の構成により、本発明は、半導体記憶素子が、第１
のモードの時には、メモリセルグループ、データ検知手
段、ドライバ手段及びデータバスペアを経てデータ出力
バッファに至るデータ伝送経路が形成され、第２のモー
ドの時には、メモリセルグループ、データ検知手段、第
１の比較手段、データバスペア及び第２の比較手段を経
てデータ出力バッファに至るデータ伝送経路が形成され
るよう動作する。
のモードの時には、メモリセルグループ、データ検知手
段、ドライバ手段及びデータバスペアを経てデータ出力
バッファに至るデータ伝送経路が形成され、第２のモー
ドの時には、メモリセルグループ、データ検知手段、第
１の比較手段、データバスペア及び第２の比較手段を経
てデータ出力バッファに至るデータ伝送経路が形成され
るよう動作する。
［実施例］
以下添付図面を参照して本発明の好適な実施例を詳細に
説明する。第１図を見ると１本実施例のマルチビットパ
ラレルテスト方法に従って開示された回路構成が示され
ている。本実施例においては、８ビツトデータが並列的
にテストされる。第１図に示されるように、２つのメモ
リセルグループ１００と１０１とは、各々２つのグルー
プからなる４つのデータ検知回路１０２〜１０５，１０
６〜１０９に対し、各々対応する４つの入力／出力ライ
ンベアＩＯ，／ＩＯ０からＩＯ，／ＩＯ。
説明する。第１図を見ると１本実施例のマルチビットパ
ラレルテスト方法に従って開示された回路構成が示され
ている。本実施例においては、８ビツトデータが並列的
にテストされる。第１図に示されるように、２つのメモ
リセルグループ１００と１０１とは、各々２つのグルー
プからなる４つのデータ検知回路１０２〜１０５，１０
６〜１０９に対し、各々対応する４つの入力／出力ライ
ンベアＩＯ，／ＩＯ０からＩＯ，／ＩＯ。
及び工０４／工０４から工ｏ、／工Ｏ７のいづれかを通
して接続される。そのデータ検知回路１０２〜１０９は
、各々ドライバ１１０〜１１７に接続され、隣接するデ
ータ検知回路のペア各々は第１の比較器１１８〜１２１
に接続される。第１の比較器各々は２つのデータ検知回
路の出力、即ち２ベアのデータを受信する。ドライバ１
１０〜１１７と第１の比較器１１８〜１２１の８力との
データペア各々は、４つのデータバスペアＤＢ。
して接続される。そのデータ検知回路１０２〜１０９は
、各々ドライバ１１０〜１１７に接続され、隣接するデ
ータ検知回路のペア各々は第１の比較器１１８〜１２１
に接続される。第１の比較器各々は２つのデータ検知回
路の出力、即ち２ベアのデータを受信する。ドライバ１
１０〜１１７と第１の比較器１１８〜１２１の８力との
データペア各々は、４つのデータバスペアＤＢ。
／ＤＢ０からＤＢ、／ＤＢ、のいづれか１つに接続され
る。ここで、第１図に示されているように、データバス
配列各々について、２つのドライバと１つの第１の比較
器がある。データバスの４つのペアは、全て第２の比較
器１２２に接続され、該比較器は続いて、データ出力バ
ッファ（不図示）１２５の入力に切り替え回路１２３を
通して接続される。データバスの４つのペアは、さらに
データ選択回路１２４に接続される。ドライバ１１０〜
１１７、第１の比較器１１８〜１２１、第２の比較器１
２２、切り替え回路１２３及びデータ選択回路１２４は
、共通にパラレルテスト可能信号１２７によって制御さ
れる。
る。ここで、第１図に示されているように、データバス
配列各々について、２つのドライバと１つの第１の比較
器がある。データバスの４つのペアは、全て第２の比較
器１２２に接続され、該比較器は続いて、データ出力バ
ッファ（不図示）１２５の入力に切り替え回路１２３を
通して接続される。データバスの４つのペアは、さらに
データ選択回路１２４に接続される。ドライバ１１０〜
１１７、第１の比較器１１８〜１２１、第２の比較器１
２２、切り替え回路１２３及びデータ選択回路１２４は
、共通にパラレルテスト可能信号１２７によって制御さ
れる。
第２図は本実施例におけるに側のメモリセルグループ１
００と入力／出力ラインベアＩＯ，／いる。ここで、入
力／出力ラインベアは、検知増幅器１３２から１３９に
伝送トランジスタ１４０から１５５を通して接続される
。検知増幅器１３２から１３９は、各々メモリセル（不
図示）に、ビットラインペアＢ Ｌ／Ｂ Ｌを通して接
続される。伝送トランジスタ１４０から１５５は、各々
カラムデコーダ１３０と１３１からのカラム選択信号φ
。、Ｌに応答して、入力／出力ラインベアＩ Ｏｏ／Ｉ
Ｏ，からＩＯ，／ＩＯ，に対して、検知増幅器から供
給されたデータを送信する。また、伝送トランジスタ１
４０から１５５のゲートは４つのゲート毎にペアを形成
し、カラムデコーダ１３０と１３１とのいづれかに接続
される。
００と入力／出力ラインベアＩＯ，／いる。ここで、入
力／出力ラインベアは、検知増幅器１３２から１３９に
伝送トランジスタ１４０から１５５を通して接続される
。検知増幅器１３２から１３９は、各々メモリセル（不
図示）に、ビットラインペアＢ Ｌ／Ｂ Ｌを通して接
続される。伝送トランジスタ１４０から１５５は、各々
カラムデコーダ１３０と１３１からのカラム選択信号φ
。、Ｌに応答して、入力／出力ラインベアＩ Ｏｏ／Ｉ
Ｏ，からＩＯ，／ＩＯ，に対して、検知増幅器から供
給されたデータを送信する。また、伝送トランジスタ１
４０から１５５のゲートは４つのゲート毎にペアを形成
し、カラムデコーダ１３０と１３１とのいづれかに接続
される。
第３図は入力／出力ラインペアをプリチャージし、等価
する回路を示している。入力／出力ラインに対するこの
プリチャージ及び等価回路は、プリチャージトランジス
タ１６１〜１６４を有し、それらは各々、プリチャージ
及び等価信号φ、。□と入力／出力ラインベアを等価す
るためＮ−チャネルＭＯＳトランジスタ１６５及び１６
６と、Ｐ−チャネルＭｏＳトランジスタ１６９及び１７
０とに結合されたゲートを有している。また、前記Ｍｏ
ｓ＋−ランジスタのゲート各々は、信号φ＋ｏｐｐと、
信号φ１゜１をインバートし、そのインバートされた信
号をＰ−チャネルＭＯＳトランジスタ１６９，１７０の
ゲートに印加するためインバータ１６７及び１６８とに
結合されている。これまで述べてきた回路において、入
力／出力ラインベアでのプリチャージ及び等価レベルは
、プリチャージトランジスタ１６１〜１６４のトレイン
に印加されたソース電圧Ｖ。ＣがらＮ−チャネルＭＯ３
）ランジスタの閾値電圧によって下げられた電圧値とな
る。
する回路を示している。入力／出力ラインに対するこの
プリチャージ及び等価回路は、プリチャージトランジス
タ１６１〜１６４を有し、それらは各々、プリチャージ
及び等価信号φ、。□と入力／出力ラインベアを等価す
るためＮ−チャネルＭＯＳトランジスタ１６５及び１６
６と、Ｐ−チャネルＭｏＳトランジスタ１６９及び１７
０とに結合されたゲートを有している。また、前記Ｍｏ
ｓ＋−ランジスタのゲート各々は、信号φ＋ｏｐｐと、
信号φ１゜１をインバートし、そのインバートされた信
号をＰ−チャネルＭＯＳトランジスタ１６９，１７０の
ゲートに印加するためインバータ１６７及び１６８とに
結合されている。これまで述べてきた回路において、入
力／出力ラインベアでのプリチャージ及び等価レベルは
、プリチャージトランジスタ１６１〜１６４のトレイン
に印加されたソース電圧Ｖ。ＣがらＮ−チャネルＭＯ３
）ランジスタの閾値電圧によって下げられた電圧値とな
る。
これ以後、本実施例に従う、マルチビットパラレルテス
ト方法の動作について詳述する。第２図を見るなら、メ
モリセルから読み出されたデータペアは検知増幅器１３
２〜１３９にビットラインペアＢ Ｌ／Ｂ Ｌを通して
伝送される。そして、コラムデコーダ１３０と１３１と
のいづれかがコラム選択信号φＣｍＬのロジックハイ状
態を生み出すとき、検知増幅器で増幅されたデータペア
はオンとなっている伝送トランジスタを通して入力／出
力ラインベアに送信される。そのデータペアが、コラム
選択信号のロジックハイ状態により入力／出力ラインベ
アに送信される前に、第３図に示されている人力／出力
ラインプリチャージ及び等価信号φ１゜２．は、所定の
時間ロジックハイ状態を維持する。そのために、入力／
出力ラインベアは、（ｖ ｃｃ−ｖ Ｔ、）の値にプリ
チャージし等価状態に留まる。ここで、ＶＣＣはソース
電圧であり、Ｖ ＴＮはＮ−チャネルＭＯＳｌ−ランテ
スタの閾値電圧である。さらに、パラレルテスト可能信
号１２７はドライバ１１０〜１１７とデータ選択回路１
２４とをデスエイプルにし、一方、第１の比較器１１８
〜１２１、第２の比較器１２２及び切り替え回路１２３
をイネイブルにする。それ故、入力／出力ラインペアに
送信されたデータペアは、データ検知回路１０２〜１０
９に印加され、ドライバ１１０〜１１７はデスエイプル
であるために、該回路はそのデータペアを増幅して第１
の比較器１１８〜１２１に出力する。第１の比較器は２
つのデータペアを受信し、選択されたデータをデータバ
スペアＤＢ０／ＤＢ０からＤＢ、／ＤＢＩに対して各々
引き渡す。その後、第２の比較器１２２は、第１の比較
器１１８〜１２１からデータバスペア上で４つのデータ
ペアを受信し、データ出力バッファ１２５に対して、切
り替え回路１２３を通して、デコーディング動作に従っ
て選択されたデータペアを送信する。即ち、パラレルテ
ストモードにおけるデータペアの伝送経路は、次の順序
になる。メモリセルグループ１００と１０１→データ検
知回路１０２〜１０９→第１の比較器１１８〜１２１−
データバスペア→第２の比較器１２２、切り替え回路１
２３−データ出力回路１２５である。
ト方法の動作について詳述する。第２図を見るなら、メ
モリセルから読み出されたデータペアは検知増幅器１３
２〜１３９にビットラインペアＢ Ｌ／Ｂ Ｌを通して
伝送される。そして、コラムデコーダ１３０と１３１と
のいづれかがコラム選択信号φＣｍＬのロジックハイ状
態を生み出すとき、検知増幅器で増幅されたデータペア
はオンとなっている伝送トランジスタを通して入力／出
力ラインベアに送信される。そのデータペアが、コラム
選択信号のロジックハイ状態により入力／出力ラインベ
アに送信される前に、第３図に示されている人力／出力
ラインプリチャージ及び等価信号φ１゜２．は、所定の
時間ロジックハイ状態を維持する。そのために、入力／
出力ラインベアは、（ｖ ｃｃ−ｖ Ｔ、）の値にプリ
チャージし等価状態に留まる。ここで、ＶＣＣはソース
電圧であり、Ｖ ＴＮはＮ−チャネルＭＯＳｌ−ランテ
スタの閾値電圧である。さらに、パラレルテスト可能信
号１２７はドライバ１１０〜１１７とデータ選択回路１
２４とをデスエイプルにし、一方、第１の比較器１１８
〜１２１、第２の比較器１２２及び切り替え回路１２３
をイネイブルにする。それ故、入力／出力ラインペアに
送信されたデータペアは、データ検知回路１０２〜１０
９に印加され、ドライバ１１０〜１１７はデスエイプル
であるために、該回路はそのデータペアを増幅して第１
の比較器１１８〜１２１に出力する。第１の比較器は２
つのデータペアを受信し、選択されたデータをデータバ
スペアＤＢ０／ＤＢ０からＤＢ、／ＤＢＩに対して各々
引き渡す。その後、第２の比較器１２２は、第１の比較
器１１８〜１２１からデータバスペア上で４つのデータ
ペアを受信し、データ出力バッファ１２５に対して、切
り替え回路１２３を通して、デコーディング動作に従っ
て選択されたデータペアを送信する。即ち、パラレルテ
ストモードにおけるデータペアの伝送経路は、次の順序
になる。メモリセルグループ１００と１０１→データ検
知回路１０２〜１０９→第１の比較器１１８〜１２１−
データバスペア→第２の比較器１２２、切り替え回路１
２３−データ出力回路１２５である。
これに対して、通常モード時にはパラレルテスト可能信
号１２７は、第１の比較器１１８〜１２１、第２の比較
器１２２及び切り替え回路１２３をデスエイフルにする
。それ故、データ出力バッファへのもう１つの伝送経路
、それは前述のパラレルテストモード時でのデータペア
の伝送経路とは異なり、以下の順序で形成される。デー
タ検知回路１０２〜１０９→ドライバ１１０〜１１７→
データバスペア→データ選択回路である。
号１２７は、第１の比較器１１８〜１２１、第２の比較
器１２２及び切り替え回路１２３をデスエイフルにする
。それ故、データ出力バッファへのもう１つの伝送経路
、それは前述のパラレルテストモード時でのデータペア
の伝送経路とは異なり、以下の順序で形成される。デー
タ検知回路１０２〜１０９→ドライバ１１０〜１１７→
データバスペア→データ選択回路である。
本発明の好適な実施例の前述の説明において、８ビツト
パラレルデータをテストする方法が例を用いて示された
。しかし、通常の技術を有する者にとって、Ｎ−ビット
パラレルデータをテストする分野において、第１の比較
器の数はＮの２分の１（Ｎ／２）、つまり、比較器各々
は、Ｎ数のデータペアの４分の１ （Ｎ／４）を処理し
、第２の比較器は第１の比較器からのＮ数のデータペア
の半分（Ｎ／２）を処理できることが理解されるであろ
う。
パラレルデータをテストする方法が例を用いて示された
。しかし、通常の技術を有する者にとって、Ｎ−ビット
パラレルデータをテストする分野において、第１の比較
器の数はＮの２分の１（Ｎ／２）、つまり、比較器各々
は、Ｎ数のデータペアの４分の１ （Ｎ／４）を処理し
、第２の比較器は第１の比較器からのＮ数のデータペア
の半分（Ｎ／２）を処理できることが理解されるであろ
う。
上述の説明から明らかなように、本発明は、半導体記憶
素子における複数のパラレルビットをテストする時に、
所定の数の第１の比較器と第２の比較器のみを用いるこ
とによってパラレルデータペアをたやす（処理すること
が可能である方法を提供する。それ故に、本発明はテス
ト時に消費される電力と時間を節約することができる。
素子における複数のパラレルビットをテストする時に、
所定の数の第１の比較器と第２の比較器のみを用いるこ
とによってパラレルデータペアをたやす（処理すること
が可能である方法を提供する。それ故に、本発明はテス
ト時に消費される電力と時間を節約することができる。
さらに、本発明は通常モードもしくはテストモードのい
づれかにおいても定常状態でデータバスを維持すること
を可能とし、同様に、テストモードにおいてデータペア
が望まれない伝送経路を通過しないよう保護することを
可能とするので、通常モードとテストモードの両方にお
いて高速動作がなし遂げられる。
づれかにおいても定常状態でデータバスを維持すること
を可能とし、同様に、テストモードにおいてデータペア
が望まれない伝送経路を通過しないよう保護することを
可能とするので、通常モードとテストモードの両方にお
いて高速動作がなし遂げられる。
上述の説明では、本発明の好適な実施例のみがボされた
。様々な態様が、本明細書に記載の特許請求の範囲によ
ってのみ限定される本発明の範囲から逸脱することな（
、当業者には明らかである。それ故に、本発明は、ここ
で示され説明された実施例のみに限定されるものではな
い。
。様々な態様が、本明細書に記載の特許請求の範囲によ
ってのみ限定される本発明の範囲から逸脱することな（
、当業者には明らかである。それ故に、本発明は、ここ
で示され説明された実施例のみに限定されるものではな
い。
［発明の効果］
以上に説明したように本発明によれば、半導体記憶素子
のためのマルチビットパラレルテスト方法において、電
力消費量を節約することを可能とし、大規模集積回路テ
ストに適する効果がある。
のためのマルチビットパラレルテスト方法において、電
力消費量を節約することを可能とし、大規模集積回路テ
ストに適する効果がある。
さらに、別の発明によれば、半導体記憶素子の正常動作
に影響を与えることなく複数のパラレルビットをテスト
できる効果がある。
に影響を与えることなく複数のパラレルビットをテスト
できる効果がある。
第１図は本発明の好適な実施例であるマルチビットパラ
レルテストのための回路構成を示す図、第２図は第１図
に従ったメモリブロックセルと入出カラインの間の電気
回路接続を示す図、第３図は、本実施例に従った入出カ
ラインプリチャージ回路の回路図、そして、 第４図は従来例によるパラレルテストのための回路構成
を示す図である。 図中、１００〜１０１・・・メモリセルグループ、１０
２〜１０９・・・データ検知回路、１１０〜１１７・・
・ドライバ、１１８〜１２１・・・第１の比較器、１２
２・・・第２の比較器、１２３・・・切り替え回路、１
２４・・・データ選択回路、１３０〜１３１・・・カラ
ムデコーダ、１３２〜１３９・・・検知増幅器、１６１
〜１６４・・・プリチャージトランジスタ、１６５〜１
６６・・・Ｎ−チャネルＭＯＳトランジスタ、１６７〜
１６８・・・インバータ、１６９〜１７０・・・Ｐ−チ
ャネルＭＯＳトランジスタである。
レルテストのための回路構成を示す図、第２図は第１図
に従ったメモリブロックセルと入出カラインの間の電気
回路接続を示す図、第３図は、本実施例に従った入出カ
ラインプリチャージ回路の回路図、そして、 第４図は従来例によるパラレルテストのための回路構成
を示す図である。 図中、１００〜１０１・・・メモリセルグループ、１０
２〜１０９・・・データ検知回路、１１０〜１１７・・
・ドライバ、１１８〜１２１・・・第１の比較器、１２
２・・・第２の比較器、１２３・・・切り替え回路、１
２４・・・データ選択回路、１３０〜１３１・・・カラ
ムデコーダ、１３２〜１３９・・・検知増幅器、１６１
〜１６４・・・プリチャージトランジスタ、１６５〜１
６６・・・Ｎ−チャネルＭＯＳトランジスタ、１６７〜
１６８・・・インバータ、１６９〜１７０・・・Ｐ−チ
ャネルＭＯＳトランジスタである。
Claims (10)
- （１）データ出力バッファと所定の数のデータバスペア
とメモリセルグループとを有する半導体記憶素子におけ
るマルチビットパラレルテストの方法であつて、 前記半導体記憶素子が、 前記メモリセルグループから供給されるデータペア各々
を検知するためのデータ検知手段と、前記データ検知手
段と前記所定の数のデータバスペアとの間に結合された
ドライバ手段と、前記データ検知手段と前記データバス
ペアの対応する１つのデータバスペアとの間に結合され
、前記データ検知手段から供給される１グループのデー
タペアを受信し、前記データバスペアの対応する前記１
つのデータバスペアに対して、前記データペアのグルー
プに基づいて、１つのデータペアを出力する第１の比較
手段と、 前記データバスペアに結合された入力と、前記データ出
力バッファに接続可能な出力とを有し、前記データバス
ペアから所定の数のデータペアを受信し、１つのデータ
ペアを出力する第２の比較手段と、 前記データバスペアに結合された入力と、前記データ出
力バッファに結合された出力とを有し、前記データバス
ペアから前記所定の数のデータペアを受信し、１つのデ
ータペアを出力するデータ選択手段とを備え、 第１のモードのときは前記データ検知手段が、前記ドラ
イバ手段を通して前記データバスペアに対して前記メモ
リセルグループからの複数のデータペアを引き渡し、一
方、第２のモードのときは前記データ検知手段が、前記
複数のデータペアを前記第１の比較手段に対して引き渡
すことを特徴とする半導体記憶素子におけるマルチビッ
トパラレルテストの方法。 - （２）前記第１と第２の比較手段が、ただ前記第２のモ
ードの間のみ動作するよう調整されていることを特徴と
する請求項第１項に記載の半導体記憶素子におけるマル
チビットパラレルテストの方法。 - （３）前記第１の比較手段は、入力段階を所定の電圧レ
ベルまでプリチャージする回路を有し、第１のモードに
おいては該プリチャージする回路が、入力データをプリ
チャージすることを特徴とする請求項第１項あるいは第
２項に記載の半導体記憶素子におけるマルチビットパラ
レルテストの方法。 - （４）前記第１の比較手段は、前記第２の比較手段の出
力段階に接続可能な切り替え手段をさらに有し、第１の
モードにおいては該切り替え手段は切断されていること
を特徴とする請求項第１項あるいは第２項に記載の半導
体記憶素子におけるマルチビットパラレルテストの方法
。 - （５）前記第１のモードは通常モードに対応し、前記第
２のモードは半導体記憶素子におけるパラレルデータテ
ストのためのテストモードに対応することを特徴とする
請求項第１項から第４項までのいづれかに記載の半導体
記憶素子におけるマルチビットパラレルテストの方法。 - （６）データ出力バッファと、所定の数のデータバスペ
アとメモリセルグループとを有する半導体記憶素子にお
いて、 前記半導体記憶素子は、 前記メモリセルグループから供給されるデータペア各々
を検知するデータ検知手段と、 前記データ検知手段と前記所定の数のデータバスペアと
の間に結合されるドライバ手段と、前記データ検知手段
と前記データバスペアの対応する１つのデータバスペア
との間に結合され、前記データ検知手段から供給される
１グループのデータペアを受信し、前記データバスペア
の対応する前記１つのデータバスペアに対して、前記デ
ータペアのグループに基づいて、１つのデータペアを出
力する第１の比較手段と、 前記データバスペアに結合された入力と、前記データ出
力バッファに接続可能な出力とを有し、前記データバス
ペアから所定の数のデータペアを受信し、１つのデータ
ペアを出力する第２の比較手段と、 前記データバスペアに結合された入力と、前記データ出
力バッファに結合された出力とを有し、前記データバス
ペアから前記所定の数のデータペアを受信し、１つのデ
ータペアを出力するデータ選択手段とを備え、 それによつて、第１のモードのときは前記データ検知手
段が、前記ドライバ手段を通して前記データバスペアに
対して前記メモリセルグループからの複数のデータペア
を引き渡し、一方、第２のモードのときは前記データ検
知手段が、前記複数のデータペアを前記第１の比較手段
に対して引き渡すことを特徴とする請求項第１項から第
５項までのいづれかに記載のマルチビットパラレルテス
トを実行する半導体記憶素子。 - （７）前記第１と第２の比較手段が、ただ前記第２のモ
ードの間のみ動作するよう調整されていることを特徴と
する請求項第６項に記載の半導体記憶素子。 - （８）前記第１の比較手段は、入力段階を所定の電圧レ
ベルまでプリチャージする回路を有し、第１のモードに
おいては該プリチャージする回路が、入力データをプリ
チャージすることを特徴とする請求項第６項あるいは第
７項に記載の半導体記憶素子。 - （９）前記第１の比較手段は、前記第２の比較手段の出
力段階に接続可能な切り替え手段をさらに有し、第１の
モードにおいては該切り替え手段は、切断されているこ
とを特徴とする請求項第６項あるいは第７項に記載の半
導体記憶素子。 - （１０）前記第１のモードは通常モードに対応し、前記
第２のモードは半導体記憶素子におけるパラレルデータ
テストのためのテストモードに対応することを特徴とす
る請求項第６項から第９項までのいづれかに記載の半導
体記憶素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR8924/1990 | 1990-06-18 | ||
| KR1019900008924A KR930008417B1 (ko) | 1990-06-18 | 1990-06-18 | 반도체 메모리 장치의 다중 비트 병렬 테스트방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448500A true JPH0448500A (ja) | 1992-02-18 |
| JP3025519B2 JP3025519B2 (ja) | 2000-03-27 |
Family
ID=19300202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02201562A Expired - Lifetime JP3025519B2 (ja) | 1990-06-18 | 1990-07-31 | 半導体記憶素子におけるマルチビツトパラレルテストの方法及びその半導体記憶素子 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5077689A (ja) |
| JP (1) | JP3025519B2 (ja) |
| KR (1) | KR930008417B1 (ja) |
| CN (1) | CN1025077C (ja) |
| DE (1) | DE4023015C1 (ja) |
| FR (1) | FR2663450B1 (ja) |
| GB (1) | GB2245393B (ja) |
| IT (1) | IT1241525B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9067213B2 (en) | 2008-07-02 | 2015-06-30 | Buhler Ag | Method for producing flour and/or semolina |
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| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| KR960008824B1 (en) * | 1993-11-17 | 1996-07-05 | Samsung Electronics Co Ltd | Multi bit test circuit and method of semiconductor memory device |
| KR0137846B1 (ko) * | 1994-03-24 | 1998-06-15 | 문정환 | 반도체 기억장치의 멀티비트 테스트회로 |
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| KR100339502B1 (ko) | 1999-06-02 | 2002-05-31 | 윤종용 | 다수개의 데이터 라인을 구분되게 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법 |
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| CN101770967A (zh) * | 2009-01-03 | 2010-07-07 | 上海芯豪微电子有限公司 | 一种共用基底集成电路测试方法、装置和系统 |
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| KR910005306B1 (ko) * | 1988-12-31 | 1991-07-24 | 삼성전자 주식회사 | 고밀도 메모리의 테스트를 위한 병렬리드회로 |
-
1990
- 1990-06-18 KR KR1019900008924A patent/KR930008417B1/ko not_active IP Right Cessation
- 1990-07-18 FR FR9009152A patent/FR2663450B1/fr not_active Expired - Fee Related
- 1990-07-19 DE DE4023015A patent/DE4023015C1/de not_active Expired - Lifetime
- 1990-07-30 US US07/559,697 patent/US5077689A/en not_active Expired - Lifetime
- 1990-07-31 IT IT48190A patent/IT1241525B/it active IP Right Grant
- 1990-07-31 GB GB9016763A patent/GB2245393B/en not_active Expired - Fee Related
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- 1990-07-31 JP JP02201562A patent/JP3025519B2/ja not_active Expired - Lifetime
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| GB2245393B (en) | 1994-02-23 |
| IT1241525B (it) | 1994-01-17 |
| KR930008417B1 (ko) | 1993-08-31 |
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| CN1025077C (zh) | 1994-06-15 |
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| CN1057720A (zh) | 1992-01-08 |
| IT9048190A1 (it) | 1992-01-31 |
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