FR2663450A1 - Procede de test en parallele de bits multiples dans un dispositif memoire a semiconducteur. - Google Patents
Procede de test en parallele de bits multiples dans un dispositif memoire a semiconducteur. Download PDFInfo
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Abstract
Le dispositif comporte une mémoire intermédiaire de sortie de données (125) et un nombre donné de paires de bus de données (DB) et des groupes de cellules de mémoire (100; 101). Des circuits de détection de données (102 à 109) sont associés à des préamplificateurs (110 - 117); des premiers comparateurs (118 - 121) sont couplés entre le circuit de détection de données et une paire correspondante des paires de bus de données; un deuxième comparateur (122) et un circuit de sélection de données (124) desservent la mémoire intermédiaire de sortie de données. Le circuit de détection de données délivre aux paires de bus de données (DB/DB) une pluralité de paires de données provenant du groupe de cellules de mémoire à travers le préamplificateur en mode normal tandis que le circuit de détection de données délivre la pluralité de paires de données au premier comparateur (118 - 121) en un deuxième mode.
Description
PROCEDE DE TEST EN PARALLELE DE BITS MULTIPLES
DANS UN DISPOSITIF MEMOIRE A SEMICONDUCTEUR
La présente invention se rapporte à un procédé de test d'un dispositif mémoire à semiconducteur et, en particulier, un procédé pour la conduite d'un test en parallèle de bits multiples dans une zone relativement petite, sans influer sur le fonctionnement normal d'un dispositif mémoire à semiconducteur.
DANS UN DISPOSITIF MEMOIRE A SEMICONDUCTEUR
La présente invention se rapporte à un procédé de test d'un dispositif mémoire à semiconducteur et, en particulier, un procédé pour la conduite d'un test en parallèle de bits multiples dans une zone relativement petite, sans influer sur le fonctionnement normal d'un dispositif mémoire à semiconducteur.
La haute intégration des dispositifs mémoire à semiconducteur tend généralement à augmenter leur coût de fabrication en raison de l'accroissement de leur surface de puce. En particulier, plus élevée est l'intégration dans les dispositifs mémoire à semiconducteur, plus la conduite d'un test sur ceux-ci demandera de temps et plus s'élèvera le coût.
Par suite, une méthode connue a été récemment utilisée pour réduire la durée et le coût du test, dans laquelle au lieu d'un accès en série aux données, des bits multiples sont testés simultanément en parallèle. La fig. 1 illustre une réalisation d'un dispositif mémoire connu pour un tel test en parallèle, dans lequel des données parallèles à huit bits sont traitées à des fins de test.
En se référant à la fig. 1, chacune de quatre paires de bus de données DBo à 3 est couplée à chaque sortie de huit circuits de détection/attaque de données 3 à 10 recevant chaque paire de données à travers chaque paire de lignes d'entrée/sortie 100 à 7 de l'un ou l'autre de deux groupes de cellules de mémoire 1 et 2. Quatre grilles de transmission 11 à 14 sont situées au centre des paires de bus de données pour connecter ou déconnecter les paires de bus de données, chacune étant couplée à un groupe gauche de circuits de détection/attaque de données 3 à 6 et à un groupe droit de circuits de détection/attaque de données 7 à 10.Ces grilles de transmission 11 à 14 sont construites avec des transistors MOS à canal N et à canal P, dont chaque grille est couplée à un signal de validation de test en parallèle fPTE. A l'autre extrémité des paires de bus de données est couplé un circuit de sélection de données 16 auquel une mémoire intermédiaire de sortie de données (non représentée) est en outre connectée. Une paire de premiers comparateurs 17 et 19 ont leurs entrées couplées à chaque paire de bus de données et ont chacun une sortie pour délivrer une paire de données à un deuxième comparateur 18. Un circuit de commutation 20 est connecté entre le deuxième comparateur 18 et la mémoire intermédiaire de sortie de données et le circuit de sélection de données 16.Les premiers comparateurs 18 et 19, le circuit de sélection de données 16, le deuxième comparateur 18 et le circuit de commutation 20 sont commandés en commun par le signal de validation de test en parallèle OPTER de même que dans les grilles de transmission 11 à 15. Conformément à cette configuration de la méthode de test en parallèle de huit bits, une fois que huit paires de données sont délivrées à travers huit paires de la ligne d'entrée/sortie depuis les deux groupes de cellules de mémoire 1 et 2, les données sont détectées et amplifiées puis attaquées par les circuits de détection et d'attaque de données 3 à 10, avant transmission aux quatre paires de bus de données, respectivement.Les huit paires de données transmises sont, réparties en quatre paires, délivrées aux deux premiers comparateurs 17 et 19, lesquels décodent respectivement les données reçues en chaque paire de données vers le deuxième comparateur 18. Le deuxième comparateur transforme alors les deux paires de données reçues en une paire de données unique, ces données étant délivrées à la mémoire intermédiaire de sortie de données par l'intermédiaire du circuit de commutation 20.
A cette étape, comme le signal de validation de test en parallèle #PTE est un état haut logique désigné en un mode test, les grilles de transmission 11 à 15 couplant les paires droite et gauche de bus de données placées en mode normal sont toutes bloquées et le circuit de sélection de données 16 également ne fonctionne pas. Au contraire, en mode normal, comme le signal fPTE est un état logique bas, les premier et deuxième comparateurs 17, 19 et 18 et le circuit de commutation 20 ne fonctionnent pas.Ensuite, en mode normal, il est prévu un chemin de transmission de données dans une séquence des groupes de cellules de mémoire 1 et 2 les circuits de détection et d'attaque de données 3 à 10 les paires de bus de données - le circuit de sélection de données 16 - la mémoire intermédiaire de sortie de données, et dans lequel les grilles de transmission 11 à 15 sont, bien entendu, rendues passantes tandis que dans un mode test, il est prévu un autre chemin de transmission de données dans une séquence des groupes de cellules de mémoire - le circuit de détection/attaque de données - les paires de bus de données les premiers comparateurs 17 et 19 - le deuxième comparateur 18 - le circuit de commutation 20 - la mémoire intermédiaire de sortie de données, et dans lequel les grilles de transmission sont bloquées.
Toutefois, avec la configuration de la technique antérieure décrite précédemment, il se présente un inconvénient de faible vitesse fonctionnelle, puisque la donnée choisie à partir du groupe gauche de cellule de mémoire doit toujours passer à travers la grille de transmission 11 à 15 pour être transmise à la mémoire intermédiaire de sortie de donnée par un mode normal. De plus, dans la méthode de test de la technique antérieure, puisque la donnée doit être envoyée à travers un préamplificateur, lequel est situé à l'intérieur du circuit de détection/attaque de données 3 à 10, pendant un mode normal, la consommation d'énergie y augmente inévitablement.
De plus, l'existence des grilles de transmission conduit à un accroissement non souhaitable de la surface entière de la puce dans un dispositif mémoire à haute intégration comprenant un grand nombre de paires de bus de données.
C'est par suite un but de la présente invention de créer un procédé perfectionné permettant de réduire la consommation d'énergie et appropriée à une intégration à large échelle dans un procédé de test en parallèle de bits multiples pour un dispositif mémoire à semiconducteur.
Un autre but de la présente invention est de créer un procédé de test d'une pluralité de bits en parallèle sans influer sur le fonctionnement normal d'un dispositif mémoire à semiconducteur.
Pour réaliser les buts ci-dessus et autres avantages de l'invention, dans un mode de réalisation préféré pour conduire un test en parallèle de bits multiples dans un dispositif mémoire à semiconducteur comportant une mémoire intermédiaire de sortie de données et un nombre donné de paires de bus de données et de groupes de cellules de mémoire, le dispositif mémoire à semiconducteur comprend
un moyen de détection de données servant à détecter chaque paire de données délivrée par ledit groupe de cellules de mémoire
un moyen pilote couplé entre ledit moyen de détection de données et ledit nombre de paires de bus de données
un moyen de premier comparateur couplé entre ledit moyen de détection de données et une paire correspondante desdites paires de bus de données pour recevoir un groupe de paires de données délivré par ledit moyen de détection de données et délivrer à partir de celui-ci une paire de données sur la base du groupe de paires de données à ladite paire correspondante de paire de bus de données
un moyen de deuxième comparateur ayant des entrées couplées auxdites paires de bus de données et une sortie pouvant être connectée à ladite mémoire intermédiaire de sortie de données pour recevoir un nombre donné de paire de données de ladite paire de bus de données et de délivrer à partir de celles-ci une paire de données, et
un moyen de sélection de données ayant des entrées couplées auxdites paires de bus de données et une sortie couplée à ladite mémoire intermédiaire de sortie de données pour recevoir ledit nombre donné de paires de données desdites paires de bus de données et pour délivrer à partir de celles-ci une paire de données
d'où il résulte que ledit moyen de détection de données délivre auxdites paires de bus de données une pluralité de paires de données provenant dudit groupe de cellules de mémoire à travers ledit moyen pilote en mode normal, tandis que ledit moyen de détection de données délivre ladite pluralité de paires de données audit premier moyen de comparateur en mode test.
un moyen de détection de données servant à détecter chaque paire de données délivrée par ledit groupe de cellules de mémoire
un moyen pilote couplé entre ledit moyen de détection de données et ledit nombre de paires de bus de données
un moyen de premier comparateur couplé entre ledit moyen de détection de données et une paire correspondante desdites paires de bus de données pour recevoir un groupe de paires de données délivré par ledit moyen de détection de données et délivrer à partir de celui-ci une paire de données sur la base du groupe de paires de données à ladite paire correspondante de paire de bus de données
un moyen de deuxième comparateur ayant des entrées couplées auxdites paires de bus de données et une sortie pouvant être connectée à ladite mémoire intermédiaire de sortie de données pour recevoir un nombre donné de paire de données de ladite paire de bus de données et de délivrer à partir de celles-ci une paire de données, et
un moyen de sélection de données ayant des entrées couplées auxdites paires de bus de données et une sortie couplée à ladite mémoire intermédiaire de sortie de données pour recevoir ledit nombre donné de paires de données desdites paires de bus de données et pour délivrer à partir de celles-ci une paire de données
d'où il résulte que ledit moyen de détection de données délivre auxdites paires de bus de données une pluralité de paires de données provenant dudit groupe de cellules de mémoire à travers ledit moyen pilote en mode normal, tandis que ledit moyen de détection de données délivre ladite pluralité de paires de données audit premier moyen de comparateur en mode test.
Pour une meilleure compréhension de l'invention et pour montrer comment celle-ci peut être mise en effet, référence sera maintenant faite à titre d'exemple aux dessins schématiques annexés sur lesquels
la fig. 1 représente une disposition de circuit pour un test en parallèle en conformité avec une méthode de la technique antérieure.
la fig. 1 représente une disposition de circuit pour un test en parallèle en conformité avec une méthode de la technique antérieure.
la fig. 2 représente une disposition de circuit pour un test en parallèle de bits multiples en conformité avec un mode de réalisation préféré de la présente invention.
la fig. 3 représente une connexion de circuit électrique entre des blocs de cellule de mémoire et des lignes d'entrée/sortie en conformité avec la fig. 2, et
la fig. 4 représente un schéma de circuit d'un circuit de précharge de ligne d'entrée/sortie en conformité avec la présente invention.
la fig. 4 représente un schéma de circuit d'un circuit de précharge de ligne d'entrée/sortie en conformité avec la présente invention.
En se référant à la fig. 2, il est représenté une structure de circuit conforme à un procédé de test en parallèle de bits multiples de la présente invention, mode de réalisation dans lequel des données à huit bits sont testées en parallèle. Comme représenté sur le dessin, deux groupes de cellules de mémoire 100 et 101 sont respectivement connectés à chacun de quatre circuits de détection de données 102 à 105 et 106 à 109 en deux groupes, à travers chaque paire correspondante de quatre paires de lignes d'entrée/sortie 10o/100 à 103/103 et 104/104 à 107/107. Les circuits de détection de données 102 à 109 sont respectivement couplés aux pilotes ou préamplificateurs 110 à 117 et chaque paire des circuits de détection de données adjacents est couplée respectivement aux premiers comparateurs 118 à 121.Chaque premier comparateur reçoit une sortie de deux circuits de détection de données c'est-à-dire deux paires de données.
Chaque paire de données de sortie des préamplificateurs 110 à 117 et des premiers comparateurs 118 à 121 est connectée à l'une ou l'autre de quatre paire de bus de données DBO/DBO à
DB3/DB3, avec deux préamplificateurs et un premier comparateur pour chaque disposition de paire de bus de données comme illustré. Les quatre paires des bus de données sont toutes connectées à un deuxième comparateur 122 qui est ensuite connecté à une entrée 125 d'une mémoire intermédiaire de sortie de données 125 (non représentée) à travers un circuit de commutation 123. Les quatre paires des bus de données sont de plus connectées à un circuit de sélection de données 124.Les préamplificateurs 110 à 117, les premiers comparateurs 118 à 121, le deuxième comparateur 122, le circuit de commutation 123 et le circuit de sélection de données 124 sont commandés en commun par un signal de validation de test en parallèle 127.
DB3/DB3, avec deux préamplificateurs et un premier comparateur pour chaque disposition de paire de bus de données comme illustré. Les quatre paires des bus de données sont toutes connectées à un deuxième comparateur 122 qui est ensuite connecté à une entrée 125 d'une mémoire intermédiaire de sortie de données 125 (non représentée) à travers un circuit de commutation 123. Les quatre paires des bus de données sont de plus connectées à un circuit de sélection de données 124.Les préamplificateurs 110 à 117, les premiers comparateurs 118 à 121, le deuxième comparateur 122, le circuit de commutation 123 et le circuit de sélection de données 124 sont commandés en commun par un signal de validation de test en parallèle 127.
La fig. 3 représente un mode de réalisation préféré de connexion entre le groupe de cellules de mémoire situé sur le côté gauche 100 et les paires de lignes d'entrée/sortie 100/100 à I03/I03, dans lequel les paires de lignes d'entrée/sorties sont connectées aux amplificateurs de détection 132 à 139 par l'intermédiaire de transistors de transmission 140 à 155. Les amplificateurs de détection 132 à 139 sont respectivement connectés aux cellules de mémoire (non représentées) à travers des paires de lignes binaires
BL/BL.Les transistors de transmission 140 à 155 transmettent chacun aux paires de lignes d'entrée/sortie I0o/# w à 103/103, des données délivrées par les amplificateurs de détection en réponse à un signal de sélection de colonne #CSL provenant de décodeurs de colonne 130 et 131, les grilles des transistors de transmission 140 à 155 étant connectées à l'un ou l'autre des décodeurs de colonne 130 et 131 dans chaque paire de quatre grilles.
BL/BL.Les transistors de transmission 140 à 155 transmettent chacun aux paires de lignes d'entrée/sortie I0o/# w à 103/103, des données délivrées par les amplificateurs de détection en réponse à un signal de sélection de colonne #CSL provenant de décodeurs de colonne 130 et 131, les grilles des transistors de transmission 140 à 155 étant connectées à l'un ou l'autre des décodeurs de colonne 130 et 131 dans chaque paire de quatre grilles.
La fig. 4 représente un circuit pour précharger et égaliser les paires de lignes d'entrée/sortie. Ce circuit de précharge et d'égalisation pour les lignes d'entrée/sortie comprend des transistors de précharge ayant chaque grille couplée à un signal de précharge et d'égalisation fIOPPt des transistors MOS à canal N 165 et 166 et des transistors MOS à canal P 169 et 170 pour égaliser une paire de lignes d'entrée/sortie, chaque grille desdits transistors MOS étant couplée au signal fIOPP et aux inverseurs 167 et 168 pour inverser le signal fIOPP et appliquer le signal inversé à la grille des transistors MOS à canal P 169 et 170.Un niveau de précharge et d'égalisation sur la paire de lignes d'entrée/sortie dans le circuit décrit précédemment deviendra une valeur de tension réduite d'une tension de seuil du transistor MOS à canal N provenant d'une tension de source
Vcc appliquée aux drains des transistors de précharge 161 à 164.
Vcc appliquée aux drains des transistors de précharge 161 à 164.
La mise en oeuvre d'une méthode de test en parallèle de bits multiples en conformité avec l'invention est décrite en plus grand détail ci-après. En se référant à la fig. 3, la paire de données extraite d'une cellule de mémoire est transférée aux amplificateurs de détection 132 à 139 à travers la paire lignes de bits BL/BL et la paire de données amplifiée dans les amplificateurs de détection et transmise à une paire de lignes d'entrée/sortie à travers un transistor de transmission rendu passant lorsque l'un ou l'autre des deux décodeurs de colonne 130 et 131 produit un état logique haut du signal de sélection de colonne fCSL Avant que la paire de données soit transmise à une paire de lignes d'entrée/sortie par le niveau haut logique du signal de sélection de colonne, le signal de précharge et d'égalisation de la ligne d'entrée/sortie #IOPP représenté à la fig. 4 maintient un état haut logique pendant une période donnée et la paire de lignes d'entrée/sortie demeure ainsi en état préchargé et égalisé à une valeur de (Vcc-VTN), dans laquelle Vcc est une tension de source et# VTN est une tension de seuil du transistor MOS à canal N. De plus, le signal de validation de test en parallèle 127 invalide les préamplificateurs 110 à 117 et le circuit de sélection de données 124, tandis qu'il valide les premiers comparateurs 118 à 121, le deuxième comparateur 122 et le circuit de commutation 123.La paire de données transmise dans la paire de lignes d'entrée/sortie est ainsi appliquée aux circuits de détection de données 102 et 109, circuit qui amplifie la paire de données puis la délivre aux premiers comparateurs 118 à 121 puisque les préamplificateurs 110 à 117 sont invalidés. Les premiers comparateurs reçoivent deux paires de données puis délivrent une paire de données sélectionnée aux paires de bus de données DBo/DBo à DB3/DB3, respectivement.
Le deuxième comparateur 122 reçoit ensuite quatre paires de données des premiers comparateurs 118 à 121 sur les paires de bus de données et transmet à la mémoire intermédiaire de sortie de données 125, à travers le circuit de commutation 123, une paire de données sélectionnée grâce à une opération de décodage. C'est-à-dire qu'un chemin de transmission de paires de données dans un mode de test en parallèle correspond à une séquence : groupes de cellules de mémoire 100 et 101 - circuits de détection de données 102 à 109 premiers comparateurs 118 à 121 - paires de bus de données deuxième comparateur 122 - circuit de commutation 123 circuit de sortie de donnée 125.
Par ailleurs, en mode normal, le signal de validation de test en parallèle 127 invalide le premier comparateur 118 à 121, le deuxième comparateur 122 et le circuit de commutation 123. Un autre chemin de transmission vers la mémoire intermédiaire de sortie de données, différent du premier chemin de transmission de la paire de données de même que dans le mode de test en parallèle décrit ci-dessus, est ainsi formé en séquence : les circuits de détection de données 102 à 109 - les préamplificateurs 110 à 117 - la paire de bus de données - le circuit de sélection de données.
Dans la description mentionnée précédemment du mode de réalisation préféré de l'invention, une méthode de test de données en parallèle à huit bits a été décrite à titre d'exemple ; toutefois, une personne de qualification moyenne comprendra que pour le test de données en parallèle à
N-bits, le nombre des premiers comparateurs sera la moitié (N/2) du nombre-N, chacun de ces comparateurs pouvant traiter un quart (N/4) du nombre-N de paires de données et que le deuxième comparateur peut traiter la moitié (N/2) du nombre-N de paires de données provenant des premiers comparateurs.
N-bits, le nombre des premiers comparateurs sera la moitié (N/2) du nombre-N, chacun de ces comparateurs pouvant traiter un quart (N/4) du nombre-N de paires de données et que le deuxième comparateur peut traiter la moitié (N/2) du nombre-N de paires de données provenant des premiers comparateurs.
Ainsi qu'il ressort de la description précédente, l'invention propose un procédé permettant de traiter facilement des paires de données en parallèle en utilisant un nombre donné de premier et de deuxième comparateurs lors du test d'une pluralité de bits en parallèle dans un dispositif mémoire à semiconducteur ; l'invention conduit par suite à une économie de 11 énergie et du temps consommés pendant le test. L'invention rend de plus possible de maintenir les bus de données dans un état constant soit en mode normal soit en mode de test de même que d'empêcher les paires de données de passer par un chemin de transmission indésirable quelconque en mode de test, permettant ainsi de réaliser un fonctionnement à grande vitesse à la fois en mode de test et en mode normal.
La description précédente présente seulement un mode de réalisation préféré de la présente invention. Diverses modifications apparaîtront aux spécialistes de la technique sans sortir du cadre de la présente invention qui est seulement limitée par les revendications annexées. Le mode de réalisation représenté et décrit est par suite seulement illustratif, non limitatif.
Claims (10)
1. Procédé de test en parallèle de bits multiples dans un dispositif mémoire à semiconducteur comportant une mémoire intermédiaire de sortie de données (125) et un nombre donné de paires de bus de données (DBO/DBO, DB1/DB1, DB2/DB2,
DB3/DB3) et de groupes de cellules de mémoire (100 ; 101), ledit dispositif mémoire à semiconducteur comprenant
un moyen de détection de données (102 à 105 et 106 à 109) servant à détecter chaque paire de données délivrée par lesdits groupes de cellules de mémoire (100 ; 101)
un moyen de préamplificateur (110 à 113 et 114 à 117) couplé entre ledit moyen de détection de données (102 à 105 et 106 à 109) et ledit nombre donné de paires de bus de données (DBo/DBo, DB1/DB1, DB2/DB2, DB3/DB3)
un moyen de premier comparateur (118, 119, 120, 121) couplé entre ledit moyen de détection de données et une paire correspondante desdites paires de bus de données (DB0/#, DB1/DB1, DB2/DB2, DB3/DB3) pour recevoir un groupe de paires de données provenant dudit moyen de détection de données (102 à 105 et 106 à 109) et pour délivrer à partir de celles-ci une paire de données sur la base du groupe de paires de données à ladite paire correspondante de paire de bus de données
un moyen de deuxième comparateur (122) ayant des entrées couplées auxdites paires de bus de données (DBo/DBo, DB1/DB1, DB2/DB2, DB3/DB3) et une sortie pouvant être connectée à ladite mémoire intermédiaire de sortie de données (125) pour recevoir un nombre donné de paires de données à partir desdites paires de bus de données et pour délivrer à partir de celles-ci une paire de données, et
un moyen de sélection de données (124) ayant des entrées couplées auxdites paires de bus de données (DBo/DBo, DB1/DB1,
DB2/DB2, DB3/DB3) et une sortie couplée à ladite mémoire intermédiaire de sortie de données (125) pour recevoir ledit nombre donné de paires de données à partir desdites paires de bus de données et pour délivrer à partir de celles-ci une paire de données
procédé caractérisé en ce que ledit moyen de détection de données (102 à 105 et 106 à 109) délivre auxdites paires de bus de données (DB0/D# F DB1/DB1, DB2/DB2, DB3/DB3) une pluralité de paires de données provenant dudit groupe de cellules de mémoire (100 ; 101) à travers ledit moyen de préamplificateur (110 à 113 et 114 à 117) en un premier mode tandis que ledit moyen de détection de données délivre ladite pluralité de paires de données audit moyen de premier comparateur (118, 119, 120, 121) en un deuxième mode.
2. Procédé selon la revendication 1, caractérisé en ce que lesdits premier et deuxième comparateurs sont prévus pour fonctionner pendant seulement ledit deuxième mode.
3. Procédé selon la revendication 1 ou 2, caractérisé en ce que ledit moyen de premier comparateur (118, 119, 120, 121) comprend un circuit pour précharger un étage d'entrée à un niveau de tension donné, d'où il résulte que ledit circuit pour précharger précharge une donnée d'entrée dans le premier mode.
4. Procédé selon la revendication 1 ou 2, comprenant en outre un moyen de commutation (123) pouvant être connecté à un étage de sortie dudit moyen de deuxième comparateur (122), caractérisée en ce que ledit moyen de commutation est arrêté dans le premier mode.
5. Procédé selon l'une quelconque des revendications 1 à 4 précédentes, caractérisé en ce que ledit premier mode correspond à un mode normal et en ce que ledit deuxième mode correspond à un mode test pour un test de données en parallèle dans un dispositif mémoire à semiconducteur.
6. Dispositif mémoire à semiconducteur pour conduire le test en parallèle de bits multiples tel qu'énoncé dans l'une quelconque des revendications 1 à 5 précédentes dans le dispositif mémoire à semiconducteur comportant une mémoire intermédiaire de sortie de données (125) et un nombre donné de paires de bus de données (DBo/DBo, DB1/DB1, DB2/DB2, DB3/DB3) et de groupes de cellules de mémoire (100 ; 101), ledit dispositif mémoire à semiconducteur étant caractérisé en ce qu'il comprend
un moyen de détection de donnée (102 à 105 et 106 à 109) servant à détecter chaque paire de données délivrée par lesdits groupes de cellules de mémoire (100 ; 101)
un moyen de préamplificateur (110 à 113 et 114 à 117) couplé entre ledit moyen de détection de données (102 à 105 et 106 à 109) et ledit nombre donné de paires de bus de données (DBO/DBO, DBl/DBl, DB2/DB2, DB3/DB3)
un moyen de premier comparateur (118, 119, 120, 121) couplé entre ledit moyen de détection de données et une paire correspondante desdites paires de bus de données (DBo/DBo;; DB1/DB1, DB2/DT2, DB3/DB3) pour recevoir un groupe de paires de données provenant dudit moyen de détection de données et pour délivrer à partir de celles-ci une paire de données sur la base du groupe de paires de données à ladite paire correspondante des paires de bus de données (DBo/DBo, DB1/DB1, DB2/DB2, DB3/DB3)
un moyen de deuxième comparateur (122) ayant des entrées couplées auxdites paires de bus de données et une sortie qui peut être connectée à ladite mémoire intermédiaire de sortie de données (125) pour recevoir un nombre donné de paires de données à partir de ladite paire de bus de données (DBo/DBo, DB1/DB1, DB2/DB2, DB3/DB3) et pour délivrer à partir de celles-ci une paire données, et
un moyen de sélection de données (124) ayant des entrées couplées auxdites paires de bus de données (DBo/DBo, DBl/DBl, DB2/DB2, DB3/DB3) et une sortie couplée à ladite mémoire intermédiaire de sortie de donnée pour recevoir ledit nombre donné de paires de données à partir desdites paires de bus de données et pour délivrer à partir de celles-ci une paire de données
d'où il résulte que ledit moyen de détection de données (102 à 105 et 106 à 109) délivre auxdites paires de bus de données (DBo/DBo, DB1/DB1, DB2/DB2, DB3/DB3) une pluralité de paires de données provenant dudit groupe de cellules de mémoire (100 ;; 101), à travers ledit moyen de préamplificateur (110 à 113 et 114 à 117) en un premier mode tandis que ledit moyen de détection de données délivre ladite pluralité de paires de données audit moyen de premier comparateur (118, 119, 120, 121) en un deuxième mode.
7. Dispositif mémoire à semiconducteur selon la revendication 6, caractérisé en ce que lesdits premier et deuxième comparateurs sont prévus pour fonctionner pendant seulement ledit deuxième mode.
8. Dispositif mémoire à semiconducteur selon la revendication 6 ou 7, caractérisé en ce que ledit moyen de premier comparateur (118, 119, 120, 121) comprend un circuit pour précharger un étage d'entrée à un niveau de tension donné d'où il résulte que ledit circuit à précharger précharge une donnée d'entrée dans le premier mode.
9. Dispositif mémoire à semiconducteur selon la revendication 6 ou 7, comprenant en outre un moyen de commutation (123) qui peut être connecté à un étage de sortie dudit moyen de deuxième comparateur (122), caractérisé en ce que ledit moyen de commutation est arrêté dans le premier mode.
10. Dispositif mémoire à semiconducteur selon l'une quelconque des revendications 6 à 9 précédentes caractérisé en ce que ledit premier mode correspond à un mode normal et en ce que ledit deuxième mode correspond à un mode test pour un test de donnée en parallèle dans un dispositif mémoire à semiconducteur.
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