JP2001222889A - 半導体メモリ装置及びこの装置のプリチャージ方法 - Google Patents
半導体メモリ装置及びこの装置のプリチャージ方法Info
- Publication number
- JP2001222889A JP2001222889A JP2000365870A JP2000365870A JP2001222889A JP 2001222889 A JP2001222889 A JP 2001222889A JP 2000365870 A JP2000365870 A JP 2000365870A JP 2000365870 A JP2000365870 A JP 2000365870A JP 2001222889 A JP2001222889 A JP 2001222889A
- Authority
- JP
- Japan
- Prior art keywords
- data input
- local data
- output line
- predetermined number
- groups
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 チップサイズを縮小できる半導体メモリ装置
を提供する。 【解決手段】 本発明の半導体メモリ装置は、各々が分
割された複数のメモリセルアレーバンクと、所定数のグ
ループの複数のグロ−バルデータ入出力ライン対に各々
連結される所定数のグループの複数の部分ローカルデー
タ入出力ライン対に各々連結される所定数の部分ブロッ
クを備えた前記複数のメモリセルアレーバンク各々の複
数のメモリセルアレーブロックと、前記所定数のグルー
プの複数の部分ローカルデータ入出力ライン対間に各々
連結されてプリチャージ信号に応答して前記所定数のグ
ループの複数の部分ローカルデータ入出力ライン対を連
結するための複数のスイッチング手段と、前記プリチャ
ージ信号に応答して前記メモリセルアレーブロック各々
の所定数のグループの複数の部分ローカルデータ入出力
ライン対をプリチャージするための所定数のプリチャー
ジ手段とを備える。
を提供する。 【解決手段】 本発明の半導体メモリ装置は、各々が分
割された複数のメモリセルアレーバンクと、所定数のグ
ループの複数のグロ−バルデータ入出力ライン対に各々
連結される所定数のグループの複数の部分ローカルデー
タ入出力ライン対に各々連結される所定数の部分ブロッ
クを備えた前記複数のメモリセルアレーバンク各々の複
数のメモリセルアレーブロックと、前記所定数のグルー
プの複数の部分ローカルデータ入出力ライン対間に各々
連結されてプリチャージ信号に応答して前記所定数のグ
ループの複数の部分ローカルデータ入出力ライン対を連
結するための複数のスイッチング手段と、前記プリチャ
ージ信号に応答して前記メモリセルアレーブロック各々
の所定数のグループの複数の部分ローカルデータ入出力
ライン対をプリチャージするための所定数のプリチャー
ジ手段とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にローカルデータ入出力ライン対をプリチャー
ジすることに必要なプリチャージ回路の個数を減らすこ
とによって全体チップサイズを縮小できる半導体メモリ
装置及びこの装置のプリチャージ方法に関する。
係り、特にローカルデータ入出力ライン対をプリチャー
ジすることに必要なプリチャージ回路の個数を減らすこ
とによって全体チップサイズを縮小できる半導体メモリ
装置及びこの装置のプリチャージ方法に関する。
【０００２】
【従来の技術】従来のスタックバンク(ｓｔａｃｋ ｂ
ａｎｋ)構造の半導体メモリ装置の信号ライン配置は、
ワードラインと、同一な方向に配置されたローカルデー
タ入出力ライン対と、前記ローカルデータ入出力ライン
対と垂直に配置されたグロ−バルデータ入出力ライン対
とで構成される。
ａｎｋ)構造の半導体メモリ装置の信号ライン配置は、
ワードラインと、同一な方向に配置されたローカルデー
タ入出力ライン対と、前記ローカルデータ入出力ライン
対と垂直に配置されたグロ−バルデータ入出力ライン対
とで構成される。
【０００３】そして、このような構造のメモリセルアレ
ーは、複数個のメモリセルアレーバンクがワードライン
方向に配置されて、複数個のメモリセルアレーバンク各
々の複数個のメモリセルアレーブロックもワードライン
方向に配置される。複数個のメモリセルアレーブロック
各々は所定個数の部分ブロックに分離されて、分離され
た部分ブロック各々はローカルデータ入出力ライン対に
連結されて、分離されたローカルデータ入出力ライン対
各々は所定個数のグループの複数個のグロ−バルデータ
入出力ライン対に引続き各々連結される。
ーは、複数個のメモリセルアレーバンクがワードライン
方向に配置されて、複数個のメモリセルアレーバンク各
々の複数個のメモリセルアレーブロックもワードライン
方向に配置される。複数個のメモリセルアレーブロック
各々は所定個数の部分ブロックに分離されて、分離され
た部分ブロック各々はローカルデータ入出力ライン対に
連結されて、分離されたローカルデータ入出力ライン対
各々は所定個数のグループの複数個のグロ−バルデータ
入出力ライン対に引続き各々連結される。
【０００４】すなわち、従来のスタックバンク構造の半
導体メモリ装置は、メモリセルアレーブロック各々が所
定個数の部分ブロックに分離されるだけでなく各部分ブ
ロックのローカルデータ入出力ライン対が分離されて構
成される。また、ローカルデータ入出力ライン対各々を
プリチャージするプリチャージ回路が分離された所定個
数のローカルデータ入出力ライン対各々に別途で構成さ
れる。
導体メモリ装置は、メモリセルアレーブロック各々が所
定個数の部分ブロックに分離されるだけでなく各部分ブ
ロックのローカルデータ入出力ライン対が分離されて構
成される。また、ローカルデータ入出力ライン対各々を
プリチャージするプリチャージ回路が分離された所定個
数のローカルデータ入出力ライン対各々に別途で構成さ
れる。
【０００５】図１は、従来のスタックバンク構造の半導
体メモリ装置の一例の構成を示すブロック図として、２
個のメモリセルアレーバンクＢＡ、ＢＢで形成されて、
２個のメモリセルアレーバンクＢＡ、ＢＢ各々は４個の
メモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬ
Ｃ、ＡＢＬＤと、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢ
ＬＤとで構成されている。
体メモリ装置の一例の構成を示すブロック図として、２
個のメモリセルアレーバンクＢＡ、ＢＢで形成されて、
２個のメモリセルアレーバンクＢＡ、ＢＢ各々は４個の
メモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬ
Ｃ、ＡＢＬＤと、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢ
ＬＤとで構成されている。
【０００６】４個のメモリセルアレーブロックＡＢＬ
Ａ、ＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ各々は８個の部分ブ
ロックＡＭＣｉ１、ＡＭＣｉ２、ＡＭＣｉ３、ＡＭＣｉ
４、ＡＭＣｉ５、ＡＭＣｉ６、ＡＭＣｉ７、ＡＭＣｉ
８、ｉ＝１、２、３、４で構成されて、メモリセルアレ
ーブロックＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤ各
々は８個の部分ブロックＢＭＣｉ１、ＢＭＣｉ２、ＢＭ
Ｃｉ３、ＢＭＣｉ４、ＢＭＣｉ５、ＢＭＣｉ６、ＢＭＣ
ｉ７、ＢＭＣｉ８、ｉ＝１、２、３、４で構成されてい
る。
Ａ、ＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ各々は８個の部分ブ
ロックＡＭＣｉ１、ＡＭＣｉ２、ＡＭＣｉ３、ＡＭＣｉ
４、ＡＭＣｉ５、ＡＭＣｉ６、ＡＭＣｉ７、ＡＭＣｉ
８、ｉ＝１、２、３、４で構成されて、メモリセルアレ
ーブロックＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤ各
々は８個の部分ブロックＢＭＣｉ１、ＢＭＣｉ２、ＢＭ
Ｃｉ３、ＢＭＣｉ４、ＢＭＣｉ５、ＢＭＣｉ６、ＢＭＣ
ｉ７、ＢＭＣｉ８、ｉ＝１、２、３、４で構成されてい
る。
【０００７】メモリセルアレーブロックＡＢＬＡ、ＡＢ
ＬＢ、ＡＢＬＣ、ＡＢＬＤと、ＢＢＬＡ、ＢＢＬＢ、Ｂ
ＢＬＣ、ＢＢＬＤ各々の８個の部分ブロックＡＭＣｉ
１、ＡＭＣｉ２、ＡＭＣｉ３、ＡＭＣｉ４、ＡＭＣｉ
５、ＡＭＣｉ６、ＡＭＣｉ７、ＡＭＣｉ８と、ＢＭＣｉ
１、ＢＭＣｉ２、ＢＭＣｉ３、ＢＭＣｉ４、ＢＭＣｉ
５、ＢＭＣｉ６、ＢＭＣｉ７、ＢＭＣｉ８、ｉ＝１、
２、３、４との部分ブロック対が４個グループのグロ−
バルデータ入出力ライン対ＧＩＯ１／Ｂ、ＧＩＯ２／
Ｂ、ＧＩＯ３／Ｂ、ＧＩＯ４／Ｂ中一つを共有する形態
で配置されている。
ＬＢ、ＡＢＬＣ、ＡＢＬＤと、ＢＢＬＡ、ＢＢＬＢ、Ｂ
ＢＬＣ、ＢＢＬＤ各々の８個の部分ブロックＡＭＣｉ
１、ＡＭＣｉ２、ＡＭＣｉ３、ＡＭＣｉ４、ＡＭＣｉ
５、ＡＭＣｉ６、ＡＭＣｉ７、ＡＭＣｉ８と、ＢＭＣｉ
１、ＢＭＣｉ２、ＢＭＣｉ３、ＢＭＣｉ４、ＢＭＣｉ
５、ＢＭＣｉ６、ＢＭＣｉ７、ＢＭＣｉ８、ｉ＝１、
２、３、４との部分ブロック対が４個グループのグロ−
バルデータ入出力ライン対ＧＩＯ１／Ｂ、ＧＩＯ２／
Ｂ、ＧＩＯ３／Ｂ、ＧＩＯ４／Ｂ中一つを共有する形態
で配置されている。
【０００８】メモリセルアレーブロックＡＢＬＡ、ＡＢ
ＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢ
ＬＣ、ＢＢＬＤ間に１０個グループのローカルデータ入
出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬ
ＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、Ｂ
ＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、
ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂが配置されている。
６個のローカルデータ入出力ライン対ＡＬＩＯ１２／
Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＢＬＩＯ１
２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ各々は隣
接した上下のメモリセルアレーブロックが共有するライ
ン対である。
ＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢ
ＬＣ、ＢＢＬＤ間に１０個グループのローカルデータ入
出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬ
ＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、Ｂ
ＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、
ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂが配置されている。
６個のローカルデータ入出力ライン対ＡＬＩＯ１２／
Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＢＬＩＯ１
２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ各々は隣
接した上下のメモリセルアレーブロックが共有するライ
ン対である。
【０００９】１０個グループのローカルデータ入出力ラ
イン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２
３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ
１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩ
Ｏ３４／Ｂ、ＢＬＩＯ４／Ｂ各々は２個ずつの部分ブロ
ック単位で連結が切れた４個グループの部分ローカルデ
ータ入出力ライン対で構成されている。すなわち、従来
のスタックバンク構造は多数のデータを入出力するため
にメモリセルアレーブロック各々が所定個数の部分ブロ
ックに分離されて、分離された部分ブロック各々のロー
カルデータ入出力ライン対が各々のグロ−バルデータ入
出力ライン対に連結されて構成されている。
イン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２
３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ
１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩ
Ｏ３４／Ｂ、ＢＬＩＯ４／Ｂ各々は２個ずつの部分ブロ
ック単位で連結が切れた４個グループの部分ローカルデ
ータ入出力ライン対で構成されている。すなわち、従来
のスタックバンク構造は多数のデータを入出力するため
にメモリセルアレーブロック各々が所定個数の部分ブロ
ックに分離されて、分離された部分ブロック各々のロー
カルデータ入出力ライン対が各々のグロ−バルデータ入
出力ライン対に連結されて構成されている。
【００１０】図２は、図１に示したブロック図の一例の
詳細ブロック図であり、図１に示したブロック図のブロ
ックにプリチャージ回路ＰＲＥ、ローデコーダ１０−
１、１０−２、及びコラムデコーダ１２−１、１２−
２、１２−３、１２−４を追加的に示して、４個グルー
プのグロ−バルデータ入出力ライン対ＧＩＯ１／Ｂ、Ｇ
ＩＯ２／Ｂ、ＧＩＯ３／Ｂ、ＧＩＯ４／Ｂ各々が４対で
構成されて、１０個グループのローカルデータ入出力ラ
イン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２
３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ
１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩ
Ｏ３４／Ｂ、ＢＬＩＯ４／Ｂ各々が２対で構成されてい
る構造を示している。
詳細ブロック図であり、図１に示したブロック図のブロ
ックにプリチャージ回路ＰＲＥ、ローデコーダ１０−
１、１０−２、及びコラムデコーダ１２−１、１２−
２、１２−３、１２−４を追加的に示して、４個グルー
プのグロ−バルデータ入出力ライン対ＧＩＯ１／Ｂ、Ｇ
ＩＯ２／Ｂ、ＧＩＯ３／Ｂ、ＧＩＯ４／Ｂ各々が４対で
構成されて、１０個グループのローカルデータ入出力ラ
イン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２
３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ
１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩ
Ｏ３４／Ｂ、ＢＬＩＯ４／Ｂ各々が２対で構成されてい
る構造を示している。
【００１１】そして、図２のブロック図に示した符号
は、図１に示したブロックの符号と同一であり、バンク
ＢＡ、ＢＢ各々のバンク選択信号をＢＡ、ＢＢで示し
た。
は、図１に示したブロックの符号と同一であり、バンク
ＢＡ、ＢＢ各々のバンク選択信号をＢＡ、ＢＢで示し
た。
【００１２】図２の追加ブロックの機能を説明すると次
のようである。ローデコーダ１０−１、１０−２各々
は、バンク選択信号ＢＡ、ＢＢ各々に応答してローアド
レスＲＡ０−ＲＡｘをデコーディングしてｍ個のワード
ライン選択信号ＷＬ１、．．．、ＷＬｍを各々生じる。
コラムデコーダ１２−１、１２−２、１２−３、１２−
４各々はコラムアドレスＣＡ０−ＣＡｙをデコーディン
グしてｎ個のコラム選択信号ＣＳＬ１、．．．、ＣＳＬ
ｎを各々生じる。
のようである。ローデコーダ１０−１、１０−２各々
は、バンク選択信号ＢＡ、ＢＢ各々に応答してローアド
レスＲＡ０−ＲＡｘをデコーディングしてｍ個のワード
ライン選択信号ＷＬ１、．．．、ＷＬｍを各々生じる。
コラムデコーダ１２−１、１２−２、１２−３、１２−
４各々はコラムアドレスＣＡ０−ＣＡｙをデコーディン
グしてｎ個のコラム選択信号ＣＳＬ１、．．．、ＣＳＬ
ｎを各々生じる。
【００１３】プリチャージ回路ＰＲＥは、１０個グルー
プのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、Ａ
ＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／
Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／
Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４
／Ｂ各々の４個グループの部分ローカルデータ入出力ラ
イン対各々に連結されている。
プのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、Ａ
ＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／
Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／
Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４
／Ｂ各々の４個グループの部分ローカルデータ入出力ラ
イン対各々に連結されている。
【００１４】図２に示したスタックバンク構造の半導体
メモリ装置のローカルデータ入出力ラインプリチャージ
動作を説明すると次のようである。
メモリ装置のローカルデータ入出力ラインプリチャージ
動作を説明すると次のようである。
【００１５】ローアドレスストローブ信号が活性化され
る前にメモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、
ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、
ＢＢＬＤのプリチャージ回路ＰＲＥがイネーブルされて
１０個グループのローカルデータ入出力ライン対ＡＬＩ
Ｏ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬ
ＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬ
ＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、
ＢＬＩＯ４／Ｂがプリチャージされる。
る前にメモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、
ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、
ＢＢＬＤのプリチャージ回路ＰＲＥがイネーブルされて
１０個グループのローカルデータ入出力ライン対ＡＬＩ
Ｏ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬ
ＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬ
ＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、
ＢＬＩＯ４／Ｂがプリチャージされる。
【００１６】バンクＢＡのローアドレスストローブ信号
が活性化されてメモリセルアレーバンクＢＡ及びバンク
ＢＡ内のメモリセルアレーブロックＡＢＬＡを活性化す
るためのバンク選択信号及びブロック選択信号が生じ
る。
が活性化されてメモリセルアレーバンクＢＡ及びバンク
ＢＡ内のメモリセルアレーブロックＡＢＬＡを活性化す
るためのバンク選択信号及びブロック選択信号が生じ
る。
【００１７】コラムアドレスストローブ信号が活性化さ
れるとメモリセルアレーブロックＡＢＬＡのローカルデ
ータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ
のプリチャージ動作を終了する。そして、コラムアドレ
スに応答してコラム選択信号が活性化されると、リード
動作時にはメモリセルアレーブロックＡＢＬＡからリー
ドされるデータが２個グループのローカルデータ入出力
ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂに伝送され
て、ライト動作時には４個グループの４個のグロ−バル
データ入出力ライン対ＧＩＯ１／Ｂ、ＧＩＯ２／Ｂ、Ｇ
ＩＯ３／Ｂ、ＧＩＯ４／Ｂから２個のグループのローカ
ルデータ入出力ライン対に伝送されたデータがメモリセ
ルアレーブロックＡＢＬＡに伝送される。
れるとメモリセルアレーブロックＡＢＬＡのローカルデ
ータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ
のプリチャージ動作を終了する。そして、コラムアドレ
スに応答してコラム選択信号が活性化されると、リード
動作時にはメモリセルアレーブロックＡＢＬＡからリー
ドされるデータが２個グループのローカルデータ入出力
ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂに伝送され
て、ライト動作時には４個グループの４個のグロ−バル
データ入出力ライン対ＧＩＯ１／Ｂ、ＧＩＯ２／Ｂ、Ｇ
ＩＯ３／Ｂ、ＧＩＯ４／Ｂから２個のグループのローカ
ルデータ入出力ライン対に伝送されたデータがメモリセ
ルアレーブロックＡＢＬＡに伝送される。
【００１８】この時、他のメモリセルアレーブロックＡ
ＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、Ｂ
ＢＬＣ、ＢＢＬＤのプリチャージ回路ＰＲＥはイネーブ
ル動作が維持されてローカルデータ入出力ライン対ＡＬ
ＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、Ｂ
ＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／、Ｂ
ＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂをプリチャージする。
ＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、Ｂ
ＢＬＣ、ＢＢＬＤのプリチャージ回路ＰＲＥはイネーブ
ル動作が維持されてローカルデータ入出力ライン対ＡＬ
ＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、Ｂ
ＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／、Ｂ
ＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂをプリチャージする。
【００１９】図３は、図１及び２に示したメモリセルア
レーの部分ブロックＡＭＣ１５、ＡＭＣ１６、ＡＭＣ１
７、ＡＭＣ１８の詳細ブロック図として、４個のグロ−
バルデータ入出力ライン対ＧＩＯ３１／Ｂ、ＧＩＯ３２
／Ｂ、ＧＩＯ３３／Ｂ、ＧＩＯ３４／Ｂの左右に部分ブ
ロックＡＭＣ１５、ＡＭＣ１６が配置されて、４個のグ
ロ−バルデータ入出力ライン対ＧＩＯ４１／Ｂ、ＧＩＯ
４２／Ｂ、ＧＩＯ４３／Ｂ、ＧＩＯ４４／Ｂの左右に部
分ブロックＡＭＣ１７、ＡＭＣ１８が配置されている。
レーの部分ブロックＡＭＣ１５、ＡＭＣ１６、ＡＭＣ１
７、ＡＭＣ１８の詳細ブロック図として、４個のグロ−
バルデータ入出力ライン対ＧＩＯ３１／Ｂ、ＧＩＯ３２
／Ｂ、ＧＩＯ３３／Ｂ、ＧＩＯ３４／Ｂの左右に部分ブ
ロックＡＭＣ１５、ＡＭＣ１６が配置されて、４個のグ
ロ−バルデータ入出力ライン対ＧＩＯ４１／Ｂ、ＧＩＯ
４２／Ｂ、ＧＩＯ４３／Ｂ、ＧＩＯ４４／Ｂの左右に部
分ブロックＡＭＣ１７、ＡＭＣ１８が配置されている。
【００２０】そして、部分ブロックＡＭＣ１５、ＡＭＣ
１６と、ＡＭＣ１７、ＡＭＣ１８との上下に２対の部分
ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、
Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３Ａ
ＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬ
ＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４
４／Ｂとが各々配置されている。
１６と、ＡＭＣ１７、ＡＭＣ１８との上下に２対の部分
ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、
Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３Ａ
ＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬ
ＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４
４／Ｂとが各々配置されている。
【００２１】図３で、センス増幅器はＳＡに、ビットラ
インプリチャージ回路はＢＰＲＥに、ローカルデータ入
出力ラインプリチャージ回路はＰＲＥに各々示した。そ
して、部分ブロックＡＭＣ１７、ＡＭＣ１８の内部回路
ブロックの構成及び符号は部分ブロックＡＭＣ１５、Ａ
ＭＣ１６の構成及び符号と同一である。
インプリチャージ回路はＢＰＲＥに、ローカルデータ入
出力ラインプリチャージ回路はＰＲＥに各々示した。そ
して、部分ブロックＡＭＣ１７、ＡＭＣ１８の内部回路
ブロックの構成及び符号は部分ブロックＡＭＣ１５、Ａ
ＭＣ１６の構成及び符号と同一である。
【００２２】部分ブロックＡＭＣ１５、ＡＭＣ１６及び
その周辺ブロックの機能を説明すると次のようである。
その周辺ブロックの機能を説明すると次のようである。
【００２３】メモリセルＭＣは、ｍ／４個のワードライ
ンＷＬ１、ＷＬ２、．．．、ＷＬ(ｍ／４)とｎ個グルー
プの４個のビットライン対ＢＬ１１、ＢＬＢ１１と、Ｂ
Ｌ１２、ＢＬＢ１２と、ＢＬ１３、ＢＬＢ１３と、ＢＬ
１４、ＢＬＢ１４及び．．．及びＢＬｎ１、ＢＬＢｎ１
と、ＢＬｎ２、ＢＬＢｎ２と、ＢＬｎ３、ＢＬＢｎ３
と、ＢＬｎ４、ＢＬＢｎ４間に各々連結されている。ｎ
個グループの４個のビットラインプリチャージ回路２４
−１１、２４−１２、２４−１３、２４−１４
と、．．．と、２４−ｎ１、２４−ｎ２、２４−ｎ３、
２４−ｎ４とはｎ個グループの４個のビットライン対間
に連結されてビットライン対をプリチャージする。ｎ個
グループの４個のコラム選択ゲート２２−１１、２２−
１２、２２−１３、２２−１４と、．．．と、２２−ｎ
１、２２−ｎ２、２２−ｎ３、２２−ｎ４とはｎ個のコ
ラム選択信号ＣＳＬ１、．．．、ＣＳＬｎに各々応答し
て部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１
／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、
Ｐ３ＡＬＩＯＢ１４／Ｂと４個のビットライン対とを相
互連結する。ｎ個グループの４個のビットラインセンス
増幅器２２−１１、２２−１２、２２−１３、２２−１
４と、．．．と、２２−ｎ１、２２−ｎ２、２２−ｎ
３、２２−ｎ４とはｎ個グループの４個のビットライン
対のデータを各々増幅する。プリチャージ回路３０−
１、３０−２はプリチャージ信号ＡＣ１に応答して部分
ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、
Ｐ３ＡＬＩＯ１３／Ｂを各々プリチャージする。プリチ
ャージ回路３０−５、３０−６はプリチャージ信号ＡＣ
１２に応答して部分ローカルデータ入出力ライン対Ｐ３
ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯ１４／Ｂを各々プリチ
ャージする。
ンＷＬ１、ＷＬ２、．．．、ＷＬ(ｍ／４)とｎ個グルー
プの４個のビットライン対ＢＬ１１、ＢＬＢ１１と、Ｂ
Ｌ１２、ＢＬＢ１２と、ＢＬ１３、ＢＬＢ１３と、ＢＬ
１４、ＢＬＢ１４及び．．．及びＢＬｎ１、ＢＬＢｎ１
と、ＢＬｎ２、ＢＬＢｎ２と、ＢＬｎ３、ＢＬＢｎ３
と、ＢＬｎ４、ＢＬＢｎ４間に各々連結されている。ｎ
個グループの４個のビットラインプリチャージ回路２４
−１１、２４−１２、２４−１３、２４−１４
と、．．．と、２４−ｎ１、２４−ｎ２、２４−ｎ３、
２４−ｎ４とはｎ個グループの４個のビットライン対間
に連結されてビットライン対をプリチャージする。ｎ個
グループの４個のコラム選択ゲート２２−１１、２２−
１２、２２−１３、２２−１４と、．．．と、２２−ｎ
１、２２−ｎ２、２２−ｎ３、２２−ｎ４とはｎ個のコ
ラム選択信号ＣＳＬ１、．．．、ＣＳＬｎに各々応答し
て部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１
／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、
Ｐ３ＡＬＩＯＢ１４／Ｂと４個のビットライン対とを相
互連結する。ｎ個グループの４個のビットラインセンス
増幅器２２−１１、２２−１２、２２−１３、２２−１
４と、．．．と、２２−ｎ１、２２−ｎ２、２２−ｎ
３、２２−ｎ４とはｎ個グループの４個のビットライン
対のデータを各々増幅する。プリチャージ回路３０−
１、３０−２はプリチャージ信号ＡＣ１に応答して部分
ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、
Ｐ３ＡＬＩＯ１３／Ｂを各々プリチャージする。プリチ
ャージ回路３０−５、３０−６はプリチャージ信号ＡＣ
１２に応答して部分ローカルデータ入出力ライン対Ｐ３
ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯ１４／Ｂを各々プリチ
ャージする。
【００２４】部分ブロックＡＭＣ１７、ＡＭＣ１８及び
その周辺ブロックの機能は上述の部分ブロックＡＭＣ１
５、ＡＭＣ１６及びその周辺ブロックの機能と同一であ
る。
その周辺ブロックの機能は上述の部分ブロックＡＭＣ１
５、ＡＭＣ１６及びその周辺ブロックの機能と同一であ
る。
【００２５】部分ローカルデータ入出力ライン対ＡＬＩ
Ｏ１１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ１３／Ｂ、Ａ
ＬＩＯ１４／Ｂはグロ−バルデータ入出力ライン対ＧＩ
Ｏ４１／Ｂ、ＧＩＯ４２／Ｂ、ＧＩＯ４３／Ｂ、ＧＩＯ
４４／Ｂに各々連結されている。プリチャージ回路３０
−３、３０−４はプリチャージ信号ＡＣ１に応答して２
個の部分ローカルデータ入出力ライン対Ｐ４ＡＬＩＯ１
１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂをプリチャージする。プ
リチャージ回路３０−７、３０−８はプリチャージ信号
ＡＣ１２に応答して２個の部分ローカルデータ入出力ラ
イン対Ｐ４ＡＬＩＯ１２／Ｂ、Ｐ４ＡＬＩＯ１４／Ｂを
プリチャージする。
Ｏ１１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ１３／Ｂ、Ａ
ＬＩＯ１４／Ｂはグロ−バルデータ入出力ライン対ＧＩ
Ｏ４１／Ｂ、ＧＩＯ４２／Ｂ、ＧＩＯ４３／Ｂ、ＧＩＯ
４４／Ｂに各々連結されている。プリチャージ回路３０
−３、３０−４はプリチャージ信号ＡＣ１に応答して２
個の部分ローカルデータ入出力ライン対Ｐ４ＡＬＩＯ１
１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂをプリチャージする。プ
リチャージ回路３０−７、３０−８はプリチャージ信号
ＡＣ１２に応答して２個の部分ローカルデータ入出力ラ
イン対Ｐ４ＡＬＩＯ１２／Ｂ、Ｐ４ＡＬＩＯ１４／Ｂを
プリチャージする。
【００２６】図３に示した回路の動作を説明すると次の
ようである。ローアドレスストローブ信号が活性化され
る前にビットラインプリチャージ回路ＢＰＲＥがイネー
ブルされてメモリセルアレーブロックＡＢＬＡの２個の
部分ブロックＡＭＣ１５、ＡＭＣ１６、ＡＭＣ１７、Ａ
ＭＣ１８各々のｎ個グループの４個のビットライン対Ｂ
Ｌ１１、ＢＬＢ１１と、ＢＬ１２、ＢＬＢ１２と、ＢＬ
１３、ＢＬＢ１３と、ＢＬ１４、ＢＬＢ１４及び．．．
及びＢＬｎ１、ＢＬＢｎ１と、ＢＬｎ２、ＢＬＢｎ２
と、ＢＬｎ３、ＢＬＢｎ３と、ＢＬｎ４、ＢＬＢｎ４と
がプリチャージされる。この時、図２に示したあらゆる
メモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬ
Ｃ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬ
Ｄのビットライン対もプリチャージされる。
ようである。ローアドレスストローブ信号が活性化され
る前にビットラインプリチャージ回路ＢＰＲＥがイネー
ブルされてメモリセルアレーブロックＡＢＬＡの２個の
部分ブロックＡＭＣ１５、ＡＭＣ１６、ＡＭＣ１７、Ａ
ＭＣ１８各々のｎ個グループの４個のビットライン対Ｂ
Ｌ１１、ＢＬＢ１１と、ＢＬ１２、ＢＬＢ１２と、ＢＬ
１３、ＢＬＢ１３と、ＢＬ１４、ＢＬＢ１４及び．．．
及びＢＬｎ１、ＢＬＢｎ１と、ＢＬｎ２、ＢＬＢｎ２
と、ＢＬｎ３、ＢＬＢｎ３と、ＢＬｎ４、ＢＬＢｎ４と
がプリチャージされる。この時、図２に示したあらゆる
メモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬ
Ｃ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬ
Ｄのビットライン対もプリチャージされる。
【００２７】ローアドレスストローブ命令印加時にロー
アドレスが印加されてメモリセルアレーバンクＢＡとメ
モリセルアレーブロックＡＢＬＡとが活性化されると、
メモリセルアレーブロックＡＢＬＡのビットラインプリ
チャージ回路２４−１１、２４−１２、２４−１３、２
４−１４と、．．．と、２４−ｎ１、２４−ｎ２、２４
−ｎ３、２４−ｎ４とがディスエーブルされる。この
時、図２に示した他のメモリセルアレーブロックＡＢＬ
Ｂ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬ
Ｃ、ＢＢＬＤのビットライン対のビットラインプリチャ
ージ回路はプリチャージ動作を維持する。
アドレスが印加されてメモリセルアレーバンクＢＡとメ
モリセルアレーブロックＡＢＬＡとが活性化されると、
メモリセルアレーブロックＡＢＬＡのビットラインプリ
チャージ回路２４−１１、２４−１２、２４−１３、２
４−１４と、．．．と、２４−ｎ１、２４−ｎ２、２４
−ｎ３、２４−ｎ４とがディスエーブルされる。この
時、図２に示した他のメモリセルアレーブロックＡＢＬ
Ｂ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬ
Ｃ、ＢＢＬＤのビットライン対のビットラインプリチャ
ージ回路はプリチャージ動作を維持する。
【００２８】コラムアドレスストローブ信号が活性化さ
れる前にローカルデータ入出力ラインプリチャージ回路
３０−１、３０−２、３０−３、３０−４、３０−５、
３０−６、３０−７、３０−８がイネーブルされて部分
ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、
Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３Ａ
ＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬ
ＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４
４／Ｂとをプリチャージする。この時、図２に示したメ
モリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬ
Ｃ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬ
Ｄのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、Ａ
ＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／
Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／
Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４
／Ｂもプリチャージされる。
れる前にローカルデータ入出力ラインプリチャージ回路
３０−１、３０−２、３０−３、３０−４、３０−５、
３０−６、３０−７、３０−８がイネーブルされて部分
ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、
Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３Ａ
ＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬ
ＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４
４／Ｂとをプリチャージする。この時、図２に示したメ
モリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬ
Ｃ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬ
Ｄのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、Ａ
ＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／
Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／
Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４
／Ｂもプリチャージされる。
【００２９】コラムアドレスストローブ信号が活性化さ
れるとプリチャージ信号ＡＣ１、ＡＣ１２が非活性化さ
れて、ローカルデータ入出力ラインプリチャージ回路３
０−１、３０−２、３０−３、３０−４、３０−５、３
０−６、３０−７、３０−８がディスエーブルされるこ
とによって部分ローカルデータ入出力ライン対Ｐ３ＡＬ
ＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１
２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１
／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、
Ｐ４ＡＬＩＯ４４／Ｂとのプリチャージ動作が終了され
る。この時、図２に示した他のメモリセルアレーブロッ
クＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬ
Ｂ、ＢＢＬＣ、ＢＢＬＤのローカルデータ入出力ライン
対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／
Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／
Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３
４／Ｂ、ＢＬＩＯ４／Ｂのプリチャージ動作は維持され
る。
れるとプリチャージ信号ＡＣ１、ＡＣ１２が非活性化さ
れて、ローカルデータ入出力ラインプリチャージ回路３
０−１、３０−２、３０−３、３０−４、３０−５、３
０−６、３０−７、３０−８がディスエーブルされるこ
とによって部分ローカルデータ入出力ライン対Ｐ３ＡＬ
ＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１
２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１
／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、
Ｐ４ＡＬＩＯ４４／Ｂとのプリチャージ動作が終了され
る。この時、図２に示した他のメモリセルアレーブロッ
クＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬ
Ｂ、ＢＢＬＣ、ＢＢＬＤのローカルデータ入出力ライン
対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／
Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／
Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３
４／Ｂ、ＢＬＩＯ４／Ｂのプリチャージ動作は維持され
る。
【００３０】コラムアドレスストローブ信号が活性化さ
れ、コラムアドレスに応答してコラム選択信号ＣＳＬ１
が生じると、部分ブロックＡＭＣ１５、ＡＭＣ１６と、
ＡＭＣ１７、ＡＭＣ１８各々のコラム選択ゲート２２−
１１、２２−１２、２２−１３、２２−１４がオンされ
て４個のビットライン対ＢＬ１１／Ｂ、ＢＬ１２／Ｂ、
ＢＬ１３／Ｂ、ＢＬ１４／Ｂと部分ローカルデータ入出
力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／
Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂ
と、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ
４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂ間にデータ
が伝送される。また、図２に示した部分ブロックＡＭＣ
１１、ＡＭＣ１２と、ＡＭＣ１３、ＡＭＣ１４各々のコ
ラム選択ゲート(図示せず)がオンされて４個のビットラ
イン対と部分ローカルデータ入出力ライン対間にデータ
が伝送される。
れ、コラムアドレスに応答してコラム選択信号ＣＳＬ１
が生じると、部分ブロックＡＭＣ１５、ＡＭＣ１６と、
ＡＭＣ１７、ＡＭＣ１８各々のコラム選択ゲート２２−
１１、２２−１２、２２−１３、２２−１４がオンされ
て４個のビットライン対ＢＬ１１／Ｂ、ＢＬ１２／Ｂ、
ＢＬ１３／Ｂ、ＢＬ１４／Ｂと部分ローカルデータ入出
力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／
Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂ
と、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ
４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂ間にデータ
が伝送される。また、図２に示した部分ブロックＡＭＣ
１１、ＡＭＣ１２と、ＡＭＣ１３、ＡＭＣ１４各々のコ
ラム選択ゲート(図示せず)がオンされて４個のビットラ
イン対と部分ローカルデータ入出力ライン対間にデータ
が伝送される。
【００３１】すなわち、図２に示したメモリセルアレー
バンクＢＡのメモリセルアレーブロックＡＢＬＡの４個
の部分ブロックＡＭＣ１１、ＡＭＣ１３、ＡＭＣ１５、
ＡＭＣ１７各々の４個のビットライン対ＢＬ１１、ＢＬ
Ｂ１１と、ＢＬ１２、ＢＬＢ１２と、ＢＬ１３、ＢＬＢ
１３と、ＢＬ１４、ＢＬＢ１４と４個の部分ローカルデ
ータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩ
Ｏ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１
４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／
Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂ間に
１６対のデータが伝送される。
バンクＢＡのメモリセルアレーブロックＡＢＬＡの４個
の部分ブロックＡＭＣ１１、ＡＭＣ１３、ＡＭＣ１５、
ＡＭＣ１７各々の４個のビットライン対ＢＬ１１、ＢＬ
Ｂ１１と、ＢＬ１２、ＢＬＢ１２と、ＢＬ１３、ＢＬＢ
１３と、ＢＬ１４、ＢＬＢ１４と４個の部分ローカルデ
ータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩ
Ｏ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１
４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／
Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂ間に
１６対のデータが伝送される。
【００３２】上述したように従来のスタックバンク構造
の半導体メモリ装置は、メモリセルアレーブロック各々
が所定個数の部分ブロックで構成されて、所定個数の部
分ブロック各々から所定個数のデータを入出力するよう
に構成されていた。
の半導体メモリ装置は、メモリセルアレーブロック各々
が所定個数の部分ブロックで構成されて、所定個数の部
分ブロック各々から所定個数のデータを入出力するよう
に構成されていた。
【００３３】したがって、ローカルデータ入出力ライン
対各々が所定個数の部分ローカルデータ入出力ライン対
に分離されて、分離された所定個数の部分ローカルデー
タ入出力ライン対各々に対してローカルデータラインプ
リチャージ回路が備わるしかなかった。
対各々が所定個数の部分ローカルデータ入出力ライン対
に分離されて、分離された所定個数の部分ローカルデー
タ入出力ライン対各々に対してローカルデータラインプ
リチャージ回路が備わるしかなかった。
【００３４】したがって、従来のスタックバンク構造の
半導体メモリ装置は、プリチャージ回路が多く必要にな
ることによってチップサイズが増大するという問題点が
あった。
半導体メモリ装置は、プリチャージ回路が多く必要にな
ることによってチップサイズが増大するという問題点が
あった。
【００３５】
【発明が解決しようとする課題】本発明の目的は、スタ
ックバンク構造でローカルデータ入出力ライン対をプリ
チャージするためのプリチャージ回路の個数を減らすこ
とによってチップサイズを縮小できる半導体メモリ装置
を提供することにある。
ックバンク構造でローカルデータ入出力ライン対をプリ
チャージするためのプリチャージ回路の個数を減らすこ
とによってチップサイズを縮小できる半導体メモリ装置
を提供することにある。
【００３６】本発明の他の目的は、前記目的を達成する
ための半導体メモリ装置のプリチャージ方法を提供する
ことにある。
ための半導体メモリ装置のプリチャージ方法を提供する
ことにある。
【００３７】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体メモリ装置は、複数個のメモリセルア
レーバンクと、所定個数のグループの複数個のグロ−バ
ルデータ入出力ライン対に各々連結される所定個数のグ
ループの複数個の部分ローカルデータ入出力ライン対に
各々連結される所定個数の部分ブロックを備えた前記複
数個のメモリセルアレーバンク各々の複数個のメモリセ
ルアレーブロックと、前記所定個数のグループの複数個
の部分ローカルデータ入出力ライン対間に各々連結され
てプリチャージ信号に応答して前記所定個数のグループ
の複数個の部分ローカルデータ入出力ライン対を連結す
るための複数個のスイッチング手段と、及び前記プリチ
ャージ信号に応答して前記メモリセルアレーブロック各
々の所定個数のグループの複数個の部分ローカルデータ
入出力ライン対をプリチャージするための所定個数のプ
リチャージ手段とを具備することを特徴とする。
の本発明の半導体メモリ装置は、複数個のメモリセルア
レーバンクと、所定個数のグループの複数個のグロ−バ
ルデータ入出力ライン対に各々連結される所定個数のグ
ループの複数個の部分ローカルデータ入出力ライン対に
各々連結される所定個数の部分ブロックを備えた前記複
数個のメモリセルアレーバンク各々の複数個のメモリセ
ルアレーブロックと、前記所定個数のグループの複数個
の部分ローカルデータ入出力ライン対間に各々連結され
てプリチャージ信号に応答して前記所定個数のグループ
の複数個の部分ローカルデータ入出力ライン対を連結す
るための複数個のスイッチング手段と、及び前記プリチ
ャージ信号に応答して前記メモリセルアレーブロック各
々の所定個数のグループの複数個の部分ローカルデータ
入出力ライン対をプリチャージするための所定個数のプ
リチャージ手段とを具備することを特徴とする。
【００３８】前記他の目的を達成するための本発明の半
導体メモリ装置のプリチャージ方法は複数個のメモリセ
ルアレーバンクと、所定個数のグループの複数個のグロ
−バルデータ入出力ライン対に各々連結される所定個数
のグループの複数個の部分ローカルデータ入出力ライン
対に各々連結される所定個数の部分ブロックを備えた前
記複数個のメモリセルアレーバンク各々の複数個のメモ
リセルアレーブロックと、前記所定個数のグループの複
数個の部分ローカルデータ入出力ライン対間に各々連結
されてプリチャージ信号に応答して前記所定個数のグル
ープの複数個の部分ローカルデータ入出力ライン対を連
結するための複数個のスイッチング手段と、及び前記メ
モリセルアレーブロック各々の所定個数のグループの複
数個の部分ローカルデータ入出力ライン対各々をプリチ
ャージするための所定個数のプリチャージ手段とを具備
する半導体メモリ装置のプリチャージ方法において、前
記プリチャージ動作遂行時に前記所定個数のプリチャー
ジ手段がイネーブルされて前記所定個数のグループの複
数個の部分ローカルデータ入出力ライン対を連結してプ
リチャージして、前記プリチャージ動作遂行時ではない
場合に前記所定個数のプリチャージ手段がディスエーブ
ルされて前記所定個数のグループの複数個の部分ローカ
ルデータ入出力ライン対の連結を切ることを特徴とす
る。
導体メモリ装置のプリチャージ方法は複数個のメモリセ
ルアレーバンクと、所定個数のグループの複数個のグロ
−バルデータ入出力ライン対に各々連結される所定個数
のグループの複数個の部分ローカルデータ入出力ライン
対に各々連結される所定個数の部分ブロックを備えた前
記複数個のメモリセルアレーバンク各々の複数個のメモ
リセルアレーブロックと、前記所定個数のグループの複
数個の部分ローカルデータ入出力ライン対間に各々連結
されてプリチャージ信号に応答して前記所定個数のグル
ープの複数個の部分ローカルデータ入出力ライン対を連
結するための複数個のスイッチング手段と、及び前記メ
モリセルアレーブロック各々の所定個数のグループの複
数個の部分ローカルデータ入出力ライン対各々をプリチ
ャージするための所定個数のプリチャージ手段とを具備
する半導体メモリ装置のプリチャージ方法において、前
記プリチャージ動作遂行時に前記所定個数のプリチャー
ジ手段がイネーブルされて前記所定個数のグループの複
数個の部分ローカルデータ入出力ライン対を連結してプ
リチャージして、前記プリチャージ動作遂行時ではない
場合に前記所定個数のプリチャージ手段がディスエーブ
ルされて前記所定個数のグループの複数個の部分ローカ
ルデータ入出力ライン対の連結を切ることを特徴とす
る。
【００３９】
【発明の実施の形態】以下、添付した図面を参考として
本発明の半導体メモリ装置及びこの装置のプリチャージ
方法を説明する。
本発明の半導体メモリ装置及びこの装置のプリチャージ
方法を説明する。
【００４０】図４は、本発明の半導体メモリ装置の実施
形態のブロック図として、図２に示した半導体メモリ装
置のブロック図の分離された部分ローカルデータ入出力
ライン対間のプリチャージ回路ＰＲＥを取り除いて、ロ
ーカルデータ入出力ライン対の右側に一つのプリチャー
ジ回路ＰＲＥを備えて、分離された部分ローカルデータ
入出力ライン対間の連結を制御するためのスイッチ回路
ＳＷを備えて構成されている。
形態のブロック図として、図２に示した半導体メモリ装
置のブロック図の分離された部分ローカルデータ入出力
ライン対間のプリチャージ回路ＰＲＥを取り除いて、ロ
ーカルデータ入出力ライン対の右側に一つのプリチャー
ジ回路ＰＲＥを備えて、分離された部分ローカルデータ
入出力ライン対間の連結を制御するためのスイッチ回路
ＳＷを備えて構成されている。
【００４１】図４の実施形態ではローカルデータ入出力
ライン対各々に対するプリチャージ回路ＰＲＥが右側に
位置したことを示したが、プリチャージ回路ＰＲＥの位
置は該ローカルデータ入出力ライン対の他の個所に位置
しても関係ない。単に、スイッチ回路ＳＷが分離された
部分ローカルデータ入出力ライン対間に構成されれば良
い。
ライン対各々に対するプリチャージ回路ＰＲＥが右側に
位置したことを示したが、プリチャージ回路ＰＲＥの位
置は該ローカルデータ入出力ライン対の他の個所に位置
しても関係ない。単に、スイッチ回路ＳＷが分離された
部分ローカルデータ入出力ライン対間に構成されれば良
い。
【００４２】図４で、各ブロック及びラインの符号は図
１に示した符号と同一である。
１に示した符号と同一である。
【００４３】図４に示した装置のプリチャージ動作を説
明すると次のようである。コラムアドレスストローブ信
号が活性化される前のプリチャージ遂行時にはスイッチ
回路ＳＷがオンされて部分ローカルデータ入出力ライン
対を連結することにより一つのプリチャージ回路ＰＲＥ
によって部分ローカルデータ入出力ライン対をすべてプ
リチャージする。
明すると次のようである。コラムアドレスストローブ信
号が活性化される前のプリチャージ遂行時にはスイッチ
回路ＳＷがオンされて部分ローカルデータ入出力ライン
対を連結することにより一つのプリチャージ回路ＰＲＥ
によって部分ローカルデータ入出力ライン対をすべてプ
リチャージする。
【００４４】コラムアドレスストローブ信号が活性化さ
れると、活性化されたメモリセルアレーブロックのロー
カルデータ入出力ライン対のプリチャージ回路ＰＲＥが
ディスエーブルされて、スイッチ回路ＳＷがオフされて
プリチャージ動作が終了される。
れると、活性化されたメモリセルアレーブロックのロー
カルデータ入出力ライン対のプリチャージ回路ＰＲＥが
ディスエーブルされて、スイッチ回路ＳＷがオフされて
プリチャージ動作が終了される。
【００４５】すなわち、図４及び５に示した半導体メモ
リ装置は、プリチャージ動作遂行時にはローカルデータ
入出力ライン対各々のプリチャージ回路ＰＲＥがイネー
ブルされ、スイッチ回路ＳＷがオンされて部分ローカル
データ入出力ライン対を連結することによりローカルデ
ータ入出力ライン対をプリチャージする。そして、プリ
チャージ動作遂行後のリード、ライト動作遂行時にはプ
リチャージ回路ＰＲＥがディスエーブルされて、スイッ
チ回路ＳＷがオフされて部分ローカルデータ入出力ライ
ン対の連結を切る。
リ装置は、プリチャージ動作遂行時にはローカルデータ
入出力ライン対各々のプリチャージ回路ＰＲＥがイネー
ブルされ、スイッチ回路ＳＷがオンされて部分ローカル
データ入出力ライン対を連結することによりローカルデ
ータ入出力ライン対をプリチャージする。そして、プリ
チャージ動作遂行後のリード、ライト動作遂行時にはプ
リチャージ回路ＰＲＥがディスエーブルされて、スイッ
チ回路ＳＷがオフされて部分ローカルデータ入出力ライ
ン対の連結を切る。
【００４６】図５は、図４に示した部分ブロックＡＭＣ
１５、ＡＭＣ１６、ＡＭＣ１７、ＡＭＣ１８の詳細ブロ
ック図として、図３に示したブロック図で、４個のプリ
チャージ回路３０−１、３０−２、３０−３、３０−
４、３０−５、３０−６、３０−７、３０−８を取り除
いて、プリチャージ信号ＡＣ１、ＡＣ１２に応答して部
分ブロックＡＭＣ１５、ＡＭＣ１６と部分ブロックＡＭ
Ｃ１７、ＡＭＣ１８との部分ローカルデータ入出力ライ
ン対間の連結を制御するためのＮＭＯＳトランジスタＮ
１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、及び
プリチャージ信号ＡＣ１、ＡＣ１２各々に応答して部分
ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、
Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３Ａ
ＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬ
ＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４
４／Ｂ各々をプリチャージするためのプリチャージ回路
４０−１、４０−２、４０−３、４０−４で構成されて
いる。
１５、ＡＭＣ１６、ＡＭＣ１７、ＡＭＣ１８の詳細ブロ
ック図として、図３に示したブロック図で、４個のプリ
チャージ回路３０−１、３０−２、３０−３、３０−
４、３０−５、３０−６、３０−７、３０−８を取り除
いて、プリチャージ信号ＡＣ１、ＡＣ１２に応答して部
分ブロックＡＭＣ１５、ＡＭＣ１６と部分ブロックＡＭ
Ｃ１７、ＡＭＣ１８との部分ローカルデータ入出力ライ
ン対間の連結を制御するためのＮＭＯＳトランジスタＮ
１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、及び
プリチャージ信号ＡＣ１、ＡＣ１２各々に応答して部分
ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、
Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３Ａ
ＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬ
ＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４
４／Ｂ各々をプリチャージするためのプリチャージ回路
４０−１、４０−２、４０−３、４０−４で構成されて
いる。
【００４７】図５に示した回路のプリチャージ動作を説
明すると次のようである。プリチャージ動作遂行時に
“ハイ”レベルのプリチャージ信号ＡＣ１、ＡＣ１２が
生じると、プリチャージ回路４０−１、４０−２、４０
−３、４０−４がイネーブルされ、ＮＭＯＳトランジス
タＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８が
オンされて部分ローカルデータ入出力ライン対Ｐ３ＡＬ
ＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１
２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１
／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、
Ｐ４ＡＬＩＯ４４／Ｂとがプリチャージされる。この
時、図４に示したローカルデータ入出力ライン対がすべ
てプリチャージされる。
明すると次のようである。プリチャージ動作遂行時に
“ハイ”レベルのプリチャージ信号ＡＣ１、ＡＣ１２が
生じると、プリチャージ回路４０−１、４０−２、４０
−３、４０−４がイネーブルされ、ＮＭＯＳトランジス
タＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８が
オンされて部分ローカルデータ入出力ライン対Ｐ３ＡＬ
ＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１
２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１
／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、
Ｐ４ＡＬＩＯ４４／Ｂとがプリチャージされる。この
時、図４に示したローカルデータ入出力ライン対がすべ
てプリチャージされる。
【００４８】そして、メモリセルアレーブロックＡＢＬ
Ａに対するリード、ライト動作遂行時にプリチャージ信
号ＡＣ１、ＡＣ１２が“ロー”レベルに遷移されるとプ
リチャージ回路４０−１、４０−２、４０−３、４０−
４がディスエーブルされて、ＮＭＯＳトランジスタＮ
１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８がオフ
される。したがって、プリチャージ回路４０−１、４０
−２、４０−３、４０−４が動作しなくなり、部分ロー
カルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３
ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩ
ＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ
１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／
Ｂとの連結が切れる。この時、図４に示したメモリセル
アレーブロックＡＢＬＡの部分ローカルデータ入出力ラ
イン対の連結もすべて切れるようになる。
Ａに対するリード、ライト動作遂行時にプリチャージ信
号ＡＣ１、ＡＣ１２が“ロー”レベルに遷移されるとプ
リチャージ回路４０−１、４０−２、４０−３、４０−
４がディスエーブルされて、ＮＭＯＳトランジスタＮ
１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８がオフ
される。したがって、プリチャージ回路４０−１、４０
−２、４０−３、４０−４が動作しなくなり、部分ロー
カルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３
ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩ
ＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ
１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／
Ｂとの連結が切れる。この時、図４に示したメモリセル
アレーブロックＡＢＬＡの部分ローカルデータ入出力ラ
イン対の連結もすべて切れるようになる。
【００４９】従来の半導体メモリ装置のプリチャージ方
法が部分ローカルデータ入出力ライン対を物理的に分離
してプリチャージ動作を遂行するものであったが、本発
明の半導体メモリ装置のプリチャージ方法は部分ローカ
ルデータ入出力ライン対をスイッチ回路を利用して電気
的で選択的で臨時的に連結してプリチャージ動作を遂行
することである。
法が部分ローカルデータ入出力ライン対を物理的に分離
してプリチャージ動作を遂行するものであったが、本発
明の半導体メモリ装置のプリチャージ方法は部分ローカ
ルデータ入出力ライン対をスイッチ回路を利用して電気
的で選択的で臨時的に連結してプリチャージ動作を遂行
することである。
【００５０】すなわち、本発明の半導体メモリ装置は、
プリチャージ動作遂行時にのみスイッチ回路の選択的な
駆動を通して部分ローカルデータ入出力ライン対を連結
することによりプリチャージ動作を遂行して、プリチャ
ージ動作以外のリード、ライト動作遂行時にはスイッチ
回路をオフして部分ローカルデータ入出力ライン対を電
気的に分離する。
プリチャージ動作遂行時にのみスイッチ回路の選択的な
駆動を通して部分ローカルデータ入出力ライン対を連結
することによりプリチャージ動作を遂行して、プリチャ
ージ動作以外のリード、ライト動作遂行時にはスイッチ
回路をオフして部分ローカルデータ入出力ライン対を電
気的に分離する。
【００５１】図６は、図５に示したプリチャージ回路の
一実施形態の回路図として、プリチャージ信号ＡＣ１に
応答するローカルデータライン対間に直列連結された２
個のＮＭＯＳトランジスタＮ９、Ｎ１０とプリチャージ
信号ＡＣ１に応答するローカルデータライン対間に連結
されたＮＭＯＳトランジスタＮ１１とで構成されてい
る。
一実施形態の回路図として、プリチャージ信号ＡＣ１に
応答するローカルデータライン対間に直列連結された２
個のＮＭＯＳトランジスタＮ９、Ｎ１０とプリチャージ
信号ＡＣ１に応答するローカルデータライン対間に連結
されたＮＭＯＳトランジスタＮ１１とで構成されてい
る。
【００５２】図６に示した実施形態の回路は、図５に示
したプリチャージ回路４０−１の実施形態の回路構成を
示すことである。
したプリチャージ回路４０−１の実施形態の回路構成を
示すことである。
【００５３】図６に示したプリチャージ回路の動作を説
明すると次のようである。プリチャージ信号ＡＣ１が
“ハイ”レベルになればＮＭＯＳトランジスタＮ９、Ｎ
１０、Ｎ１１がオンされてローカルデータ入出力ライン
対をプリチャージする。
明すると次のようである。プリチャージ信号ＡＣ１が
“ハイ”レベルになればＮＭＯＳトランジスタＮ９、Ｎ
１０、Ｎ１１がオンされてローカルデータ入出力ライン
対をプリチャージする。
【００５４】反面、プリチャージ信号ＡＣ１が“ロー”
レベルになればＮＭＯＳトランジスタＮ９、Ｎ１０、Ｎ
１１がオフされてプリチャージ動作が終了される。
レベルになればＮＭＯＳトランジスタＮ９、Ｎ１０、Ｎ
１１がオフされてプリチャージ動作が終了される。
【００５５】図２に示した従来の半導体メモリ装置のプ
リチャージ回路を構成するトランジスタの個数と本発明
の半導体メモリ装置のプリチャージ回路を構成するトラ
ンジスタの個数とを比較して見れば次のようである。
リチャージ回路を構成するトランジスタの個数と本発明
の半導体メモリ装置のプリチャージ回路を構成するトラ
ンジスタの個数とを比較して見れば次のようである。
【００５６】図２に示した従来の半導体メモリ装置では
プリチャージ回路が８０個が必要であり、一つのプリチ
ャージ回路が図６に示したように３個のＮＭＯＳトラン
ジスタで構成されているとすれば、総２４０個のＮＭＯ
Ｓトランジスタが必要である。
プリチャージ回路が８０個が必要であり、一つのプリチ
ャージ回路が図６に示したように３個のＮＭＯＳトラン
ジスタで構成されているとすれば、総２４０個のＮＭＯ
Ｓトランジスタが必要である。
【００５７】しかし、本発明の半導体メモリ装置では２
０個のプリチャージ回路と３０個のスイッチ回路とが必
要であるので、総１８０個のＮＭＯＳトランジスタが必
要である。
０個のプリチャージ回路と３０個のスイッチ回路とが必
要であるので、総１８０個のＮＭＯＳトランジスタが必
要である。
【００５８】したがって、プリチャージのために用いら
れるＮＭＯＳトランジスタの個数が減るようになる。
れるＮＭＯＳトランジスタの個数が減るようになる。
【００５９】特に、従来のプリチャージ回路が配置され
る位置は、他の回路ブロックも位置する領域であるの
で、この部分のトランジスタの個数を減らすことは意味
があると言える。
る位置は、他の回路ブロックも位置する領域であるの
で、この部分のトランジスタの個数を減らすことは意味
があると言える。
【００６０】前記では本発明の望ましい実施形態を参照
して説明したが、該技術分野の熟練された当業者は前記
の特許請求の範囲に記載された本発明の思想及び領域か
ら外れない範囲内で本発明を多様に修正及び変更させる
ことができることを理解できることである。
して説明したが、該技術分野の熟練された当業者は前記
の特許請求の範囲に記載された本発明の思想及び領域か
ら外れない範囲内で本発明を多様に修正及び変更させる
ことができることを理解できることである。
【００６１】
【発明の効果】したがって、本発明の半導体メモリ装置
及びこの装置のプリチャージ方法は、スタックバンク構
造の半導体メモリ装置のプリチャージのために用いられ
るトランジスタの個数を減らすことによってチップサイ
ズを縮小できる。
及びこの装置のプリチャージ方法は、スタックバンク構
造の半導体メモリ装置のプリチャージのために用いられ
るトランジスタの個数を減らすことによってチップサイ
ズを縮小できる。
【図１】 従来のスタックバンク構造の半導体メモリ装
置の一例のブロック図である。
置の一例のブロック図である。
【図２】 図１に示した従来半導体メモリ装置の詳細ブ
ロック図である。
ロック図である。
【図３】 図２に示したメモリセルアレーの部分メモリ
ブロックの詳細ブロック図である。
ブロックの詳細ブロック図である。
【図４】 本発明のスタックバンク構造の半導体メモリ
装置の実施形態の詳細ブロック図である。
装置の実施形態の詳細ブロック図である。
【図５】 図４に示したメモリセルアレーの部分ブロッ
クの詳細ブロック図である。
クの詳細ブロック図である。
【図６】 図５に示したプリチャージ回路の実施形態の
回路図である。
回路図である。
１０ ローデコーダ １２ コラムデコーダ
Claims (6)
- 【請求項１】 各々が分割された複数個のメモリセルア
レーバンクと、 所定個数のグループの複数個のグロ−バルデータ入出力
ライン対に各々連結される所定個数のグループの複数個
の部分ローカルデータ入出力ライン対に各々連結される
所定個数の部分ブロックを備えた前記複数個のメモリセ
ルアレーバンク各々の複数個のメモリセルアレーブロッ
クと、 前記所定個数のグループの複数個の部分ローカルデータ
入出力ライン対間に各々連結されてプリチャージ信号に
応答して前記所定個数のグループの複数個の部分ローカ
ルデータ入出力ライン対を連結するための複数個のスイ
ッチング手段と、 前記プリチャージ信号に応答して前記メモリセルアレー
ブロック各々の所定個数のグループの複数個の部分ロー
カルデータ入出力ライン対をプリチャージするための所
定個数のプリチャージ手段とを具備することを特徴とす
る半導体メモリ装置。 - 【請求項２】 前記複数個のスイッチング手段各々は、 前記プリチャージ信号に応答してオンされる第１ＮＭＯ
Ｓトランジスタから構成されたことを特徴とする請求項
１に記載の半導体メモリ装置。 - 【請求項３】 前記所定個数のプリチャージ手段各々
は、 前記部分ローカルデータ入出力ライン対間に直列連結さ
れて、前記プリチャージ信号に応答してオンされる第
２、３ＮＭＯＳトランジスタと、 前記部分ローカルデータ入出力ライン対間に連結され
て、前記プリチャージ信号に応答してオンされる第４Ｎ
ＭＯＳトランジスタとを具備することを特徴とする請求
項１に記載の半導体メモリ装置。 - 【請求項４】 複数個のメモリセルアレーバンクと、 所定個数のグループの複数個のグロ−バルデータ入出力
ライン対に各々連結される所定個数のグループの複数個
の部分ローカルデータ入出力ライン対に各々連結される
所定個数の部分ブロックを備えた前記複数個のメモリセ
ルアレーバンク各々の複数個のメモリセルアレーブロッ
クと、 前記所定個数のグループの複数個の部分ローカルデータ
入出力ライン対間に各々連結されてプリチャージ信号に
応答して前記所定個数のグループの複数個の部分ローカ
ルデータ入出力ライン対を連結するための複数個のスイ
ッチング手段と、 前記メモリセルアレーブロック各々の所定個数のグルー
プの複数個の部分ローカルデータ入出力ライン対各々を
プリチャージするための所定個数のプリチャージ手段と
を具備する半導体メモリ装置のプリチャージ方法におい
て、 前記プリチャージ動作遂行時に前記所定個数のプリチャ
ージ手段がイネーブルされて前記所定個数のグループの
複数個の部分ローカルデータ入出力ライン対を連結して
プリチャージして、前記プリチャージ動作遂行時ではな
い場合に前記所定個数のプリチャージ手段がディスエー
ブルされて前記所定個数のグループの複数個の部分ロー
カルデータ入出力ライン対の連結を切ることを特徴とす
る半導体メモリ装置のプリチャージ方法。 - 【請求項５】 前記複数個のスイッチング手段は、前記
プリチャージ信号に応答してターンオンされる第１ＮＭ
ＯＳトランジスタからなることを特徴とする請求項４に
記載の半導体メモリ装置のプリチャージ方法。 - 【請求項６】 各々のプリチャージ手段は、前記部分ロ
ーカルデータ入出力ライン対間で直列に連結されて、前
記プリチャージ信号に応答してターンオンされる第２及
び第３ＮＭＯＳトランジスタと、 前記部分ローカルデータ入出力ライン対間で連結されて
前記プリチャージ信号に応答してターンオンされる第４
ＮＭＯＳトランジスタとからなることを特徴とする請求
項４に記載の半導体メモリ装置のプリチャージ方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000005310A KR100326086B1 (ko) | 2000-02-03 | 2000-02-03 | 반도체 메모리 장치 및 이 장치의 프리차지 방법 |
| KR20005310 | 2000-02-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001222889A true JP2001222889A (ja) | 2001-08-17 |
| JP4031194B2 JP4031194B2 (ja) | 2008-01-09 |
Family
ID=19644027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000365870A Expired - Fee Related JP4031194B2 (ja) | 2000-02-03 | 2000-11-30 | 半導体メモリ装置及びこの装置のプリチャージ方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6256245B1 (ja) |
| JP (1) | JP4031194B2 (ja) |
| KR (1) | KR100326086B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004362760A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | マルチポートメモリ装置 |
| JP2007294018A (ja) * | 2006-04-26 | 2007-11-08 | Sanyo Electric Co Ltd | メモリ |
| US7417911B2 (en) | 2004-04-28 | 2008-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having hierarchically structured data lines and precharging means |
| JP2009087525A (ja) * | 2007-09-28 | 2009-04-23 | Hynix Semiconductor Inc | 半導体メモリ素子 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10149098B4 (de) * | 2001-10-05 | 2006-05-24 | Infineon Technologies Ag | Digitale Speicherschaltung mit mehreren segmentierten Speicherbereichen |
| KR100546307B1 (ko) * | 2002-12-05 | 2006-01-26 | 삼성전자주식회사 | 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃 |
| US7042080B2 (en) * | 2003-07-14 | 2006-05-09 | Micron Technology, Inc. | Semiconductor interconnect having compliant conductive contacts |
| KR100701702B1 (ko) * | 2005-10-25 | 2007-03-29 | 주식회사 하이닉스반도체 | 데이터 전달 장치 |
| KR100813526B1 (ko) * | 2006-02-07 | 2008-03-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100790446B1 (ko) | 2006-06-30 | 2008-01-02 | 주식회사 하이닉스반도체 | 스택뱅크 구조를 갖는 반도체 메모리 장치 |
| KR101274204B1 (ko) * | 2007-08-08 | 2013-06-17 | 삼성전자주식회사 | 로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는반도체 메모리 장치 |
| JP2011034645A (ja) * | 2009-08-03 | 2011-02-17 | Elpida Memory Inc | 半導体装置 |
| KR20130080733A (ko) * | 2012-01-05 | 2013-07-15 | 에스케이하이닉스 주식회사 | 프리차지회로 및 반도체메모리장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3400824B2 (ja) * | 1992-11-06 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| US5835436A (en) * | 1995-07-03 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed |
| JPH1040682A (ja) * | 1996-07-23 | 1998-02-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6104653A (en) * | 1999-02-13 | 2000-08-15 | Integrated Device Technology, Inc. | Equilibration circuit and method using a pulsed equilibrate signal and a level equilibrate signal |
| US6181641B1 (en) * | 1999-05-26 | 2001-01-30 | Lockheed Martin Corporation | Memory device having reduced power requirements and associated methods |
-
2000
- 2000-02-03 KR KR1020000005310A patent/KR100326086B1/ko not_active IP Right Cessation
- 2000-08-09 US US09/634,058 patent/US6256245B1/en not_active Expired - Fee Related
- 2000-11-30 JP JP2000365870A patent/JP4031194B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004362760A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | マルチポートメモリ装置 |
| US7417911B2 (en) | 2004-04-28 | 2008-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having hierarchically structured data lines and precharging means |
| JP2007294018A (ja) * | 2006-04-26 | 2007-11-08 | Sanyo Electric Co Ltd | メモリ |
| US7558098B2 (en) | 2006-04-26 | 2009-07-07 | Hideaki Miyamoto | Ferroelectric memory with sub bit-lines connected to each other and to fixed potentials |
| US8077494B2 (en) | 2006-04-26 | 2011-12-13 | Patrenella Capital Ltd., Llc | Ferroelectric memory with sub bit-lines connected to each other and to fixed potentials |
| JP2009087525A (ja) * | 2007-09-28 | 2009-04-23 | Hynix Semiconductor Inc | 半導体メモリ素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6256245B1 (en) | 2001-07-03 |
| KR100326086B1 (ko) | 2002-03-07 |
| JP4031194B2 (ja) | 2008-01-09 |
| KR20010077494A (ko) | 2001-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100228454B1 (ko) | 다수의 뱅크를 갖는 반도체 메모리 장치 | |
| US7239566B2 (en) | Semiconductor memory device and method of precharging global input/output lines thereof | |
| TWI397082B (zh) | 用於半分享感測放大器及整體讀取線架構之方法及裝置 | |
| JPH09190695A (ja) | マルチバンク構造を有する半導体メモリ装置 | |
| JP2007141431A (ja) | 半導体メモリ装置 | |
| US7289385B2 (en) | Bank selection signal control circuit for use in semiconductor memory device, and bank selection control method | |
| US6768692B2 (en) | Multiple subarray DRAM having a single shared sense amplifier | |
| JP2001222889A (ja) | 半導体メモリ装置及びこの装置のプリチャージ方法 | |
| US7952943B2 (en) | Semiconductor memory device having low power consumption type column decoder and read operation method thereof | |
| JP2705590B2 (ja) | 半導体記憶装置 | |
| US4691300A (en) | Redundant column substitution architecture with improved column access time | |
| US6188631B1 (en) | Semiconductor memory device column select circuit and method for minimizing load to data input/output lines | |
| US6868030B2 (en) | Semiconductor memory apparatus simultaneously accessible via multi-ports | |
| JPH08190785A (ja) | 半導体記憶装置 | |
| KR20010021062A (ko) | 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법 | |
| KR100442225B1 (ko) | 고속 판독이 가능한 반도체 기억 장치 | |
| KR20000015348A (ko) | 반도체 메모리 장치 | |
| KR100360021B1 (ko) | 반도체 메모리 장치 및 이 장치의 비트 라인 분리 게이트배치방법 | |
| JPH0935483A (ja) | 内部複写機能付きの半導体メモリ装置 | |
| US20150380060A1 (en) | Semiconductor device | |
| JP2000293984A (ja) | 半導体記憶装置 | |
| KR0154718B1 (ko) | 억세스 시간을 향상시킨 반도체 메모리장치 | |
| KR100214483B1 (ko) | 다 비트 입출력을 위한 디램 | |
| KR20050005575A (ko) | 반도체 메모리장치의 컬럼 디코더회로 | |
| KR0184513B1 (ko) | 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070416 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070918 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071018 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |