JPH07153297A - メモリの並列テスト方法及び装置 - Google Patents
メモリの並列テスト方法及び装置Info
- Publication number
- JPH07153297A JPH07153297A JP6149644A JP14964494A JPH07153297A JP H07153297 A JPH07153297 A JP H07153297A JP 6149644 A JP6149644 A JP 6149644A JP 14964494 A JP14964494 A JP 14964494A JP H07153297 A JPH07153297 A JP H07153297A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- data bus
- true
- complementary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
- G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 半導体メモリを迅速にテストする方法及びシ
ステムを提供する。 【構成】 メモリは多数のメモリグループを有してお
り、各メモリグループは１組のメモリサブグループと多
数のデータバスドライバとを有しており、各データバス
ドライバは真入力と相補的入力と真出力と相補的出力と
を有している。真入力及び相補的入力は少なくとも１個
のセンスアンプによって１個のメモリサブグループへ接
続している。該メモリ内には真接続点及び相補的接続点
が設けられている。該メモリは、更にデータバス回路を
有しており、該データバス回路は、テストモードにおけ
る複数個のグループ又は複数個のメモリサブグループの
サブセットの同時的アドレスによって発生する真及び相
補的接続点からの信号に応答する。
ステムを提供する。 【構成】 メモリは多数のメモリグループを有してお
り、各メモリグループは１組のメモリサブグループと多
数のデータバスドライバとを有しており、各データバス
ドライバは真入力と相補的入力と真出力と相補的出力と
を有している。真入力及び相補的入力は少なくとも１個
のセンスアンプによって１個のメモリサブグループへ接
続している。該メモリ内には真接続点及び相補的接続点
が設けられている。該メモリは、更にデータバス回路を
有しており、該データバス回路は、テストモードにおけ
る複数個のグループ又は複数個のメモリサブグループの
サブセットの同時的アドレスによって発生する真及び相
補的接続点からの信号に応答する。
Description
【０００１】
【産業上の利用分野】本発明は、大略、集積回路に関す
るものであって、更に詳細には、半導体メモリに関する
ものである。更に詳細には、本発明は、半導体メモリを
テストする装置及び方法に関するものである。
るものであって、更に詳細には、半導体メモリに関する
ものである。更に詳細には、本発明は、半導体メモリを
テストする装置及び方法に関するものである。
【０００２】
【従来の技術】メモリは、通常、中央処理装置からの動
作命令に応答する装置である。メモリは、デジタル形態
で大量の情報を格納することが可能である。メモリシス
テム乃至はユニットにおいては、メモリユニットの内容
へアクセスするためにアドレスが使用される。二進デジ
ット、即ちビットはメモリ内に格納される基本的な情報
要素である。１ビットの情報を格納することが可能なメ
モリユニットの最小の細分化したものがメモリセルと呼
ばれる。チップ上のメモリは、複数個のセルからなる二
次元アレイとして物理的に配列されており、複数個のセ
ルからなる行はワードラインとも呼ばれる行ラインによ
って接続されている。複数個のセルからなる列はビット
ラインとも呼ばれる列ラインによって接続されている。
これらのメモリセルは、種々の形態のトランジスタ及び
／又はコンデンサによって構成することが可能である。
作命令に応答する装置である。メモリは、デジタル形態
で大量の情報を格納することが可能である。メモリシス
テム乃至はユニットにおいては、メモリユニットの内容
へアクセスするためにアドレスが使用される。二進デジ
ット、即ちビットはメモリ内に格納される基本的な情報
要素である。１ビットの情報を格納することが可能なメ
モリユニットの最小の細分化したものがメモリセルと呼
ばれる。チップ上のメモリは、複数個のセルからなる二
次元アレイとして物理的に配列されており、複数個のセ
ルからなる行はワードラインとも呼ばれる行ラインによ
って接続されている。複数個のセルからなる列はビット
ラインとも呼ばれる列ラインによって接続されている。
これらのメモリセルは、種々の形態のトランジスタ及び
／又はコンデンサによって構成することが可能である。
【０００３】半導体メモリを構成する場合に、処理中に
おける欠陥性のメモリセル即ちエラーを識別し且つ捜し
出すためにメモリセルをテストすることが望ましい。更
に、メモリの速度及び性能を決定するためにメモリがテ
ストされる。メモリの寸法が増加し且つ製造されるメモ
リの量が増加するにしたがい、異なる段階での処理にお
いてのこれらのメモリのテストは半導体メモリを製造す
るのに必要な時間とコストとを増加させる。
おける欠陥性のメモリセル即ちエラーを識別し且つ捜し
出すためにメモリセルをテストすることが望ましい。更
に、メモリの速度及び性能を決定するためにメモリがテ
ストされる。メモリの寸法が増加し且つ製造されるメモ
リの量が増加するにしたがい、異なる段階での処理にお
いてのこれらのメモリのテストは半導体メモリを製造す
るのに必要な時間とコストとを増加させる。
【０００４】半導体メモリに関する更に詳細な情報は、
Ｈａｚｎｅｄａｒ著「デジタルマイクロエレクトロニク
ス（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ
ｓ）」、ベンジャミン／カミングズ出版社、１９９１年
及びＰｒｉｎｃｅ著「半導体メモリ（Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｍｅｍｏｒｉｅｓ）」、ジョンワイリィア
ンドサンズ出版社（第二版、１９９１年）の文献を参照
すると良い。
Ｈａｚｎｅｄａｒ著「デジタルマイクロエレクトロニク
ス（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ
ｓ）」、ベンジャミン／カミングズ出版社、１９９１年
及びＰｒｉｎｃｅ著「半導体メモリ（Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｍｅｍｏｒｉｅｓ）」、ジョンワイリィア
ンドサンズ出版社（第二版、１９９１年）の文献を参照
すると良い。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、迅速に半導体メモリのテストを行なう方法
及び装置を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、迅速に半導体メモリのテストを行なう方法
及び装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、多数のメモリ
グループを有するメモリを提供する。各メモリグループ
は、一組のメモリサブグループと多数のデータバスドラ
イバとを有しており、各データバスドライバは真入力
と、相補的入力と、真出力と、相補的出力とを有してい
る。真入力及び相補的入力は、少なくとも１個のセンス
アンプによって１個のメモリサブグループへ接続されて
いる。該メモリ内には真接続点も設けられており、且つ
メモリグループの各々からのデータバスドライバのうち
の１つの真出力は接続点において共通接続されており、
且つ「ワイヤード」接続乃至は形態が形成されている。
「ワイヤード」形態は、例えば、「ワイヤードＯＲ」、
「ワイヤードＮＯＲ」、「ワイヤードＡＮＤ」、又は
「ワイヤードＮＡＮＤ」とすることが可能である。更
に、本メモリは、相補的接続点を有しており、メモリグ
ループの各々からのデータバスドライバのうちの１つの
相補的出力はその接続点において共通接続されており、
ワイヤードＮＯＲ形態を形成している。本メモリは、更
に、データバス回路を有しており、その真入力は真接続
点へ接続しており且つ相補的入力は相補的接続点及び第
一回路へ接続している。このデータバス回路は、テスト
モードにおけるメモリサブグループのサブセット又は複
数個のグループの同時的なアドレス動作によって発生さ
れる真及び相補的接続点からの信号に応答する。第一回
路は、前記複数個のグループ又は前記メモリサブグルー
プのサブセットのアドレス動作におけるエラーの表示を
与える出力を有している。
グループを有するメモリを提供する。各メモリグループ
は、一組のメモリサブグループと多数のデータバスドラ
イバとを有しており、各データバスドライバは真入力
と、相補的入力と、真出力と、相補的出力とを有してい
る。真入力及び相補的入力は、少なくとも１個のセンス
アンプによって１個のメモリサブグループへ接続されて
いる。該メモリ内には真接続点も設けられており、且つ
メモリグループの各々からのデータバスドライバのうち
の１つの真出力は接続点において共通接続されており、
且つ「ワイヤード」接続乃至は形態が形成されている。
「ワイヤード」形態は、例えば、「ワイヤードＯＲ」、
「ワイヤードＮＯＲ」、「ワイヤードＡＮＤ」、又は
「ワイヤードＮＡＮＤ」とすることが可能である。更
に、本メモリは、相補的接続点を有しており、メモリグ
ループの各々からのデータバスドライバのうちの１つの
相補的出力はその接続点において共通接続されており、
ワイヤードＮＯＲ形態を形成している。本メモリは、更
に、データバス回路を有しており、その真入力は真接続
点へ接続しており且つ相補的入力は相補的接続点及び第
一回路へ接続している。このデータバス回路は、テスト
モードにおけるメモリサブグループのサブセット又は複
数個のグループの同時的なアドレス動作によって発生さ
れる真及び相補的接続点からの信号に応答する。第一回
路は、前記複数個のグループ又は前記メモリサブグルー
プのサブセットのアドレス動作におけるエラーの表示を
与える出力を有している。
【０００７】本発明は、更に、データバスドライバを有
するメモリテスト装置を有しており、各データバスドラ
イバは、１組のメモリセルへ接続している真入力と相補
的入力とを有しており、且つ真出力と相補的出力とを有
している。データバスドライバの真出力は第一点におい
て共通接続されており、且つデータバスドライバの相補
的出力は第二点において共通接続されている。本装置
は、更に、一対の入力、即ち第一点へ接続している真入
力と第二点へ接続している相補的入力、及び一対の出力
を具備するデータバス回路を有している。メモリ内の複
数個のメモリセルを同時的にアクセスするためのテスト
手段が設けられており、メモリセルのアドレスの各々
は、特定のデータバス回路出力に対してその中に同一の
データが書込まれている。本装置は、更に、データバス
回路の真出力及び相補的出力へ接続されている検知回路
を有している。この検知回路は、アクセスされたメモリ
セルの全てからのデータが同一である場合にエラーの不
存在を表わす出力を有している。
するメモリテスト装置を有しており、各データバスドラ
イバは、１組のメモリセルへ接続している真入力と相補
的入力とを有しており、且つ真出力と相補的出力とを有
している。データバスドライバの真出力は第一点におい
て共通接続されており、且つデータバスドライバの相補
的出力は第二点において共通接続されている。本装置
は、更に、一対の入力、即ち第一点へ接続している真入
力と第二点へ接続している相補的入力、及び一対の出力
を具備するデータバス回路を有している。メモリ内の複
数個のメモリセルを同時的にアクセスするためのテスト
手段が設けられており、メモリセルのアドレスの各々
は、特定のデータバス回路出力に対してその中に同一の
データが書込まれている。本装置は、更に、データバス
回路の真出力及び相補的出力へ接続されている検知回路
を有している。この検知回路は、アクセスされたメモリ
セルの全てからのデータが同一である場合にエラーの不
存在を表わす出力を有している。
【０００８】本発明は、更に、複数個のデータバスドラ
イバへ接続している真及び相補的ビットラインを有する
メモリセル又はメモリセル位置内へデータを書込むこと
によってメモリをテストする方法を提供している。各メ
モリセル又はメモリセルのグループ内へ書込むデータ
は、特定のデータバス回路出力に対して、全てのメモリ
セル又は全てのメモリセルのグループに対して同一であ
る。各データバスドライバは、メモリセルの真及び相補
的ビットラインへ接続している真入力及び相補的入力を
有すると共に、真出力及び相補的出力を有しており、該
真出力は第一点において共通接続されており、且つ該相
補的出力は第二点において共通接続されており、「ワイ
ヤード」形態を形成している。データは、メモリセル又
はメモリセル位置から、一対の入力、即ち該第一点へ接
続している真入力と該第二点へ接続している相補的入
力、及び検知回路へ接続している一対の出力を具備する
データバス回路内に同時的に読取られる。該検知回路は
出力を有しており、そこにおいて、アクセスされたメモ
リセルの全てからのデータが特定のデータバス回路出力
に対して同一である場合には、エラーが存在しないこと
が表示される。
イバへ接続している真及び相補的ビットラインを有する
メモリセル又はメモリセル位置内へデータを書込むこと
によってメモリをテストする方法を提供している。各メ
モリセル又はメモリセルのグループ内へ書込むデータ
は、特定のデータバス回路出力に対して、全てのメモリ
セル又は全てのメモリセルのグループに対して同一であ
る。各データバスドライバは、メモリセルの真及び相補
的ビットラインへ接続している真入力及び相補的入力を
有すると共に、真出力及び相補的出力を有しており、該
真出力は第一点において共通接続されており、且つ該相
補的出力は第二点において共通接続されており、「ワイ
ヤード」形態を形成している。データは、メモリセル又
はメモリセル位置から、一対の入力、即ち該第一点へ接
続している真入力と該第二点へ接続している相補的入
力、及び検知回路へ接続している一対の出力を具備する
データバス回路内に同時的に読取られる。該検知回路は
出力を有しており、そこにおいて、アクセスされたメモ
リセルの全てからのデータが特定のデータバス回路出力
に対して同一である場合には、エラーが存在しないこと
が表示される。
【０００９】
【実施例】図１を参照すると、メモリユニット１００の
ブロック図が示されている。メモリユニット１００
（「メモリ」とも略称される）は、８個のメモリグルー
プ０−７に細分化されている。各メモリグループは、メ
モリブロック１０２ａと、メモリブロック１０２ｂと、
入力／出力（Ｉ／Ｏ）ブロック１０４ａとを有してい
る。Ｉ／Ｏブロック１０４ａは、２つのメモリブロック
１０２ａ及び１０２ｂの間に介挿されている。データバ
ス回路ブロック１０６は、データアレイ１０８を介し
て、メモリグループ０−７のＩ／Ｏブロック１０４ａへ
接続している。データバス回路ブロック１０６は、更
に、出力アレイ１０９を有している。
ブロック図が示されている。メモリユニット１００
（「メモリ」とも略称される）は、８個のメモリグルー
プ０−７に細分化されている。各メモリグループは、メ
モリブロック１０２ａと、メモリブロック１０２ｂと、
入力／出力（Ｉ／Ｏ）ブロック１０４ａとを有してい
る。Ｉ／Ｏブロック１０４ａは、２つのメモリブロック
１０２ａ及び１０２ｂの間に介挿されている。データバ
ス回路ブロック１０６は、データアレイ１０８を介し
て、メモリグループ０−７のＩ／Ｏブロック１０４ａへ
接続している。データバス回路ブロック１０６は、更
に、出力アレイ１０９を有している。
【００１０】図２を参照すると、メモリブロック１０２
ａ，メモリブロック１０２ｂ、Ｉ／Ｏブロック１０４ａ
を包含する図１からのメモリグループのブロック図を示
している。図１における各メモリグループ０−７は、９
個のメモリサブグループＡ０−Ａ８を有している。各メ
モリサブグループは、４個のメモリセグメント１０ａ−
１０ｄ、４個のセンスアンプ１０ｅ−１０ｈ、データバ
スドライバ１０ｉを有している。各メモリセグメント
は、８列のビットライン対を有しており、且つ４個のセ
ンスアンプのうちの１つへ接続している。このような配
列は当該技術分野において公知である。更に、１個のメ
モリサブグループ内の４個のセンスアンプはデータバス
ドライバ１０ｉへ接続している。メモリサブグループＡ
０−Ａ８内のデータバスドライバ１０ｉの各々は、一対
のデータライン、即ち真データ（ＤＴ）及び相補的デー
タ（ＤＣ）を有しており、それらは図１におけるデータ
バス回路１０６へ接続している。Ｉ／Ｏブロックの全て
からのデータラインの全ては図１におけるデータアレイ
１０８を形成している。各データラインは１個のデータ
出力と関連している。
ａ，メモリブロック１０２ｂ、Ｉ／Ｏブロック１０４ａ
を包含する図１からのメモリグループのブロック図を示
している。図１における各メモリグループ０−７は、９
個のメモリサブグループＡ０−Ａ８を有している。各メ
モリサブグループは、４個のメモリセグメント１０ａ−
１０ｄ、４個のセンスアンプ１０ｅ−１０ｈ、データバ
スドライバ１０ｉを有している。各メモリセグメント
は、８列のビットライン対を有しており、且つ４個のセ
ンスアンプのうちの１つへ接続している。このような配
列は当該技術分野において公知である。更に、１個のメ
モリサブグループ内の４個のセンスアンプはデータバス
ドライバ１０ｉへ接続している。メモリサブグループＡ
０−Ａ８内のデータバスドライバ１０ｉの各々は、一対
のデータライン、即ち真データ（ＤＴ）及び相補的デー
タ（ＤＣ）を有しており、それらは図１におけるデータ
バス回路１０６へ接続している。Ｉ／Ｏブロックの全て
からのデータラインの全ては図１におけるデータアレイ
１０８を形成している。各データラインは１個のデータ
出力と関連している。
【００１１】図３を参照すると、データアレイ１０８と
出力アレイ１０９とを具備するデータバス回路ブロック
１０６のブロック図が示されている。データバス回路ブ
ロック１０６はデータバス回路１２０ａ−１２０ｉを有
している。各データバス回路は、一対のデータラインと
Ｉ／Ｏラインとを有している。これらのデータライン
は、データアレイ１０８を形成しており、且つＩ／Ｏラ
インは出力アレイ１０９を形成している。
出力アレイ１０９とを具備するデータバス回路ブロック
１０６のブロック図が示されている。データバス回路ブ
ロック１０６はデータバス回路１２０ａ−１２０ｉを有
している。各データバス回路は、一対のデータラインと
Ｉ／Ｏラインとを有している。これらのデータライン
は、データアレイ１０８を形成しており、且つＩ／Ｏラ
インは出力アレイ１０９を形成している。
【００１２】データバスからのデータラインは「ワイヤ
ード」形態で接続されており、特に「ワイヤードＮＯ
Ｒ」形態で接続されている。例えば、再度図２を参照す
ると、図２は図１におけるメモリグループ７を表わして
おり、メモリサブグループＡ０−Ａ８におけるデータバ
スドライバは以下のような接続、即ちＡ０をＤＴ0 及び
ＤＣ0 へ、Ａ１をＤＴ1 及びＤＣ1 へ、Ａ２をＤＴ2 及
びＤＣ2 へ、．．．Ａ８をＤＴ8 及びＤＣ8 へ接続する
接続状態を有している。他のメモリグループ０−６の各
々も、同一のデータラインＤＴ0 及びＤＣ0 、ＤＴ1 及
びＤＣ1 、．．．ＤＴ8 及びＤＣ8 に対して同様の接続
を有している。これらのデータバスドライバは、接続点
において共通接続させることが可能であり、ＧＤＴ0 −
ＧＤＴ8 に対する真接続点を形成し、且つＧＤＣ0 −Ｇ
ＤＣ8 に対する相補的接続点を形成し、「ワイヤードＮ
ＯＲ」形態を形成することが可能である。
ード」形態で接続されており、特に「ワイヤードＮＯ
Ｒ」形態で接続されている。例えば、再度図２を参照す
ると、図２は図１におけるメモリグループ７を表わして
おり、メモリサブグループＡ０−Ａ８におけるデータバ
スドライバは以下のような接続、即ちＡ０をＤＴ0 及び
ＤＣ0 へ、Ａ１をＤＴ1 及びＤＣ1 へ、Ａ２をＤＴ2 及
びＤＣ2 へ、．．．Ａ８をＤＴ8 及びＤＣ8 へ接続する
接続状態を有している。他のメモリグループ０−６の各
々も、同一のデータラインＤＴ0 及びＤＣ0 、ＤＴ1 及
びＤＣ1 、．．．ＤＴ8 及びＤＣ8 に対して同様の接続
を有している。これらのデータバスドライバは、接続点
において共通接続させることが可能であり、ＧＤＴ0 −
ＧＤＴ8 に対する真接続点を形成し、且つＧＤＣ0 −Ｇ
ＤＣ8 に対する相補的接続点を形成し、「ワイヤードＮ
ＯＲ」形態を形成することが可能である。
【００１３】「ワイヤードＮＯＲ」データバスドライバ
は、ＯＲゲートのネガティブ真論理を与え、いずれかの
入力が高状態即ち論理１である場合には、出力は低状態
へ移行する。本発明は、データバスの「ワイヤードＮＯ
Ｒ」形態の利点を有している。テストモードにおいて、
メモリの複数個のブロックが選択即ちイネーブル、即ち
動作可能状態とされ、及び／又は１個のブロック内の複
数個のセンスアンプをイネーブル即ち動作可能状態とさ
せることが可能である。本発明の好適実施例によれば、
検知されるデータの複数個のビットは全て与えられた出
力に対して同一のデータを有するべきである。テストモ
ードは、主に、既存の回路を利用するものであり、メモ
リユニットの通常の性能を減退させるものではない。
は、ＯＲゲートのネガティブ真論理を与え、いずれかの
入力が高状態即ち論理１である場合には、出力は低状態
へ移行する。本発明は、データバスの「ワイヤードＮＯ
Ｒ」形態の利点を有している。テストモードにおいて、
メモリの複数個のブロックが選択即ちイネーブル、即ち
動作可能状態とされ、及び／又は１個のブロック内の複
数個のセンスアンプをイネーブル即ち動作可能状態とさ
せることが可能である。本発明の好適実施例によれば、
検知されるデータの複数個のビットは全て与えられた出
力に対して同一のデータを有するべきである。テストモ
ードは、主に、既存の回路を利用するものであり、メモ
リユニットの通常の性能を減退させるものではない。
【００１４】次に図４を参照すると、従来公知のセンス
アンプの概略図が示されている。センスアンプ１５０は
トランジスタＴ１−Ｔ１６から構成されている。センス
アンプ１５０は、本発明の好適実施例によれば、クロッ
ク型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
スタイルのセンスアンプである。これらのトランジスタ
は金属−酸化物−半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）である。トランジスタＴ１−Ｔ７，Ｔ１０，Ｔ
１２−Ｔ１３はＰチャンネルＭＯＳＦＥＴであり、一方
トランジスタＴ８−Ｔ９及びＴ１１はＮチャンネルＭＯ
ＳＦＥＴである。センスアンプ１５０は、トランジスタ
Ｔ１，Ｔ３−Ｔ７，Ｔ１０，Ｔ１２−Ｔ１３のソースを
電源電圧ＶＣＣへ接続し且つトランジスタＴ１１のソー
スを電源電圧ＶＳＳへ接続することによって電力が供給
される。電源電圧ＶＣＣは、典型的に電源電圧ＶＳＳよ
りも一層高い電圧である。
アンプの概略図が示されている。センスアンプ１５０は
トランジスタＴ１−Ｔ１６から構成されている。センス
アンプ１５０は、本発明の好適実施例によれば、クロッ
ク型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
スタイルのセンスアンプである。これらのトランジスタ
は金属−酸化物−半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）である。トランジスタＴ１−Ｔ７，Ｔ１０，Ｔ
１２−Ｔ１３はＰチャンネルＭＯＳＦＥＴであり、一方
トランジスタＴ８−Ｔ９及びＴ１１はＮチャンネルＭＯ
ＳＦＥＴである。センスアンプ１５０は、トランジスタ
Ｔ１，Ｔ３−Ｔ７，Ｔ１０，Ｔ１２−Ｔ１３のソースを
電源電圧ＶＣＣへ接続し且つトランジスタＴ１１のソー
スを電源電圧ＶＳＳへ接続することによって電力が供給
される。電源電圧ＶＣＣは、典型的に電源電圧ＶＳＳよ
りも一層高い電圧である。
【００１５】トランジスタＴ５及びＴ６は交差結合され
ており、トランジスタＴ８及びＴ９も交差結合されてい
る。これらのトランジスタはフリップフロップを形成し
ている。信号がポイント１５２及び１５４を介してセン
スアンプ１５０内へ入力される。相補的読取バスライン
ＲＢＣがポイント１５２へ接続しており、一方真読取バ
スラインＲＢＴがポイント１５４へ接続している。ポイ
ント１５６を介してトランジスタＴ１０及びＴ１１のゲ
ートへ且つポイント１５８を介してトランジスタＴ２の
ゲートへ信号を印加することによって、センスアンプ１
５０をイネーブル及びディスエーブルさせる。
ており、トランジスタＴ８及びＴ９も交差結合されてい
る。これらのトランジスタはフリップフロップを形成し
ている。信号がポイント１５２及び１５４を介してセン
スアンプ１５０内へ入力される。相補的読取バスライン
ＲＢＣがポイント１５２へ接続しており、一方真読取バ
スラインＲＢＴがポイント１５４へ接続している。ポイ
ント１５６を介してトランジスタＴ１０及びＴ１１のゲ
ートへ且つポイント１５８を介してトランジスタＴ２の
ゲートへ信号を印加することによって、センスアンプ１
５０をイネーブル及びディスエーブルさせる。
【００１６】ポイント１５６及び１５８における信号が
高状態であると、トランジスタＴ１−Ｔ３及びＴ１０が
ターンオフされ且つトランジスタＴ１１がターンオンさ
れ、センスアンプ１５０をイネーブル即ち動作可能状態
とさせる。ポイント１５６及び１５８における信号が低
状態であると、トランジスタＴ１−Ｔ３及びＴ１０がタ
ーンオンされ且つトランジスタＴ１１がターンオフさ
れ、センスアンプ１５０がディスエーブル即ち動作不能
状態とされる。センスアンプ１５０をイネーブルさせる
信号は、本発明の好適実施例によれば、クロック動作さ
れる信号である。トランジスタＴ１−Ｔ３は、センスア
ンプ１５０をプレチャージするために使用されている。
データ信号がセンスアンプへ送給されない場合には、Ｒ
ＢＣ及びＲＢＴは通常高状態であり、その結果トランジ
スタＴ１２及びＴ１３のゲートはターンオフされる。セ
ンス信号即ち検知信号がポイント１５６及び１５８へ送
給されると、典型的に、図２に示した如く、１個のメモ
リサブグループ内の４つのうちの１つのセンスアンプの
みが与えられた任意のサイクルにおいてイネーブルさせ
ることが可能である。
高状態であると、トランジスタＴ１−Ｔ３及びＴ１０が
ターンオフされ且つトランジスタＴ１１がターンオンさ
れ、センスアンプ１５０をイネーブル即ち動作可能状態
とさせる。ポイント１５６及び１５８における信号が低
状態であると、トランジスタＴ１−Ｔ３及びＴ１０がタ
ーンオンされ且つトランジスタＴ１１がターンオフさ
れ、センスアンプ１５０がディスエーブル即ち動作不能
状態とされる。センスアンプ１５０をイネーブルさせる
信号は、本発明の好適実施例によれば、クロック動作さ
れる信号である。トランジスタＴ１−Ｔ３は、センスア
ンプ１５０をプレチャージするために使用されている。
データ信号がセンスアンプへ送給されない場合には、Ｒ
ＢＣ及びＲＢＴは通常高状態であり、その結果トランジ
スタＴ１２及びＴ１３のゲートはターンオフされる。セ
ンス信号即ち検知信号がポイント１５６及び１５８へ送
給されると、典型的に、図２に示した如く、１個のメモ
リサブグループ内の４つのうちの１つのセンスアンプの
みが与えられた任意のサイクルにおいてイネーブルさせ
ることが可能である。
【００１７】更に、１個のメモリサブグループにおける
４個のセンスアンプはポイント１６０及び１６２におい
て共通接続されている。ポイント１５２が高状態である
と、トランジスタＴ１３はオフ状態に維持される。ポイ
ント１５４に低信号が存在すると、トランジスタＴ１２
がターンオンされる。ポイント１６０及び１６２を介し
て出力信号が送り出される。ポイント１６０に真信号Ｓ
ＡＴが存在し、一方相補的信号ＳＡＣがポイント１６２
を介して送給される。ポイント１５２に高信号が存在し
且つポイント１５４に低信号が存在すると、ポイント１
６２に高信号が発生し且つポイント１６０には低信号が
発生する。
４個のセンスアンプはポイント１６０及び１６２におい
て共通接続されている。ポイント１５２が高状態である
と、トランジスタＴ１３はオフ状態に維持される。ポイ
ント１５４に低信号が存在すると、トランジスタＴ１２
がターンオンされる。ポイント１６０及び１６２を介し
て出力信号が送り出される。ポイント１６０に真信号Ｓ
ＡＴが存在し、一方相補的信号ＳＡＣがポイント１６２
を介して送給される。ポイント１５２に高信号が存在し
且つポイント１５４に低信号が存在すると、ポイント１
６２に高信号が発生し且つポイント１６０には低信号が
発生する。
【００１８】次に、図５を参照すると、従来公知のデー
タバスドライバの概略図が示されている。データバスド
ライバ１６８はトランジスタＳ１−Ｓ６から構成されて
いる。これらのトランジスタはＮチャンネルＭＯＳＦＥ
Ｔである。この回路は、トランジスタＳ１−Ｓ６のドレ
インを電源電圧ＶＳＳへ接続することによって電力が供
給される。
タバスドライバの概略図が示されている。データバスド
ライバ１６８はトランジスタＳ１−Ｓ６から構成されて
いる。これらのトランジスタはＮチャンネルＭＯＳＦＥ
Ｔである。この回路は、トランジスタＳ１−Ｓ６のドレ
インを電源電圧ＶＳＳへ接続することによって電力が供
給される。
【００１９】センスアンプ１５０からの信号ＳＡＴ及び
ＳＡＣは、ポイント１６０をポイント１７０へ接続し且
つポイント１６２をポイント１７２へ接続することによ
って、ポイント１７０及び１７２においてデータバスド
ライバ１６８内へ送給される。データバスドライバ１６
８はトランジスタＳ１及びＳ４のゲートへ接続されてい
るポイント１７４へ信号を印加することによってＶＳＳ
へプレチャージされる。この信号は、センスアンプ１５
０において使用されるようなクロック信号とすることが
可能である。
ＳＡＣは、ポイント１６０をポイント１７０へ接続し且
つポイント１６２をポイント１７２へ接続することによ
って、ポイント１７０及び１７２においてデータバスド
ライバ１６８内へ送給される。データバスドライバ１６
８はトランジスタＳ１及びＳ４のゲートへ接続されてい
るポイント１７４へ信号を印加することによってＶＳＳ
へプレチャージされる。この信号は、センスアンプ１５
０において使用されるようなクロック信号とすることが
可能である。
【００２０】相補的信号ＧＤＣがポイント１７６におい
て出力され、且つ真信号ＧＤＴがポイント１７８におい
て出力される。トランジスタＳ２及びＳ３は、交差結合
形態接続されており、且つ回路として機能する。いずれ
かの信号ＳＡＴ又はＳＡＣが検知動作期間中に高状態で
あると、トランジスタＳ５又はＳ６の一方がターンオン
されて信号ＧＤＴ又はＧＤＣを選択的にプルダウンす
る。ポイント１７２における信号ＳＡＣが高状態である
と、ポイント１７８における信号ＧＤＴが低状態へプル
され、且つポイント１７０における信号ＳＡＴが高状態
であると、信号ＧＤＣはポイント１７６において低状態
へプルされる。ポイント１７６及び１７８へ接続されて
いるデータバスは、検知サイクル期間中に、高状態へプ
レチャージされる。前述した如く、異なるメモリブロッ
クに対する特定の出力に対するデータバスドライバの全
ては、同一のデータラインへ接続されており、その結果
「ワイヤードＮＯＲ」がセットアップされる。複数個の
データバスドライバ１６８がポイント１７６及び１７８
において「ワイヤードＮＯＲ」接続されており、従って
データバス回路へ接続されている。
て出力され、且つ真信号ＧＤＴがポイント１７８におい
て出力される。トランジスタＳ２及びＳ３は、交差結合
形態接続されており、且つ回路として機能する。いずれ
かの信号ＳＡＴ又はＳＡＣが検知動作期間中に高状態で
あると、トランジスタＳ５又はＳ６の一方がターンオン
されて信号ＧＤＴ又はＧＤＣを選択的にプルダウンす
る。ポイント１７２における信号ＳＡＣが高状態である
と、ポイント１７８における信号ＧＤＴが低状態へプル
され、且つポイント１７０における信号ＳＡＴが高状態
であると、信号ＧＤＣはポイント１７６において低状態
へプルされる。ポイント１７６及び１７８へ接続されて
いるデータバスは、検知サイクル期間中に、高状態へプ
レチャージされる。前述した如く、異なるメモリブロッ
クに対する特定の出力に対するデータバスドライバの全
ては、同一のデータラインへ接続されており、その結果
「ワイヤードＮＯＲ」がセットアップされる。複数個の
データバスドライバ１６８がポイント１７６及び１７８
において「ワイヤードＮＯＲ」接続されており、従って
データバス回路へ接続されている。
【００２１】次に、図６を参照すると、データバス回路
の概略図が示されている。データバス回路１７９はトラ
ンジスタＱ１−Ｑ６、パスゲートＧ１及びＧ２、インバ
ータ１８０，１８２，１８４，１８６、ＮＡＮＤゲート
１８８から構成されている。トランジスタＱ１−Ｑ４は
ＰチャンネルＭＯＳＦＥＴであり、一方トランジスタＱ
５及びＱ６はＮチャンネルＭＯＳＦＥＴである。データ
バス回路１７９は、トランジスタＱ１−Ｑ５を電源電圧
ＶＣＣへ接続し且つトランジスタＱ６を電源電圧ＶＳＳ
へ接続することによって電力が供給される。ポイント１
９０及び１９２におけるＧＤＴ及びＧＤＣ信号は、トラ
ンジスタＱ１及びＱ２のゲートを制御するポイント１９
４へ信号を印加することによって、ＶＣＣへプレチャー
ジされる。
の概略図が示されている。データバス回路１７９はトラ
ンジスタＱ１−Ｑ６、パスゲートＧ１及びＧ２、インバ
ータ１８０，１８２，１８４，１８６、ＮＡＮＤゲート
１８８から構成されている。トランジスタＱ１−Ｑ４は
ＰチャンネルＭＯＳＦＥＴであり、一方トランジスタＱ
５及びＱ６はＮチャンネルＭＯＳＦＥＴである。データ
バス回路１７９は、トランジスタＱ１−Ｑ５を電源電圧
ＶＣＣへ接続し且つトランジスタＱ６を電源電圧ＶＳＳ
へ接続することによって電力が供給される。ポイント１
９０及び１９２におけるＧＤＴ及びＧＤＣ信号は、トラ
ンジスタＱ１及びＱ２のゲートを制御するポイント１９
４へ信号を印加することによって、ＶＣＣへプレチャー
ジされる。
【００２２】インバータ１８０及び１８２及びインバー
タ１８４及び１８６は、ポイント１９０及び１９２から
の信号をホールド即ち「巡回」させるための回路として
使用されている。データバス回路１７９は、図５からの
ポイント１７６をポイント１９２、即ち相補的接続点へ
接続し、且つ図５からのポイント１７８をポイント１９
０、即ち真接続点へ接続することによって、データバス
ドライバへ接続されている。従って、信号ＧＤＴはポイ
ント１９０へ印加され、一方信号ＧＤＣはポイント１９
２へ印加される。パスゲートＧ１及びＧ２は、信号がポ
イント１９０及び１９２から該インバータによって形成
されている回路へ通過することを許容するために使用さ
れている。これらのパスゲートは、ポイント１９６及び
１９８へ信号を印加することによって制御される。これ
らのパスゲートは、ポイント１９６へ高信号を印加し且
つポイント１９８へ低信号を印加することによってイネ
ーブルされる。出力信号ＤＡＴＡＣ及びＤＡＴＡＴはデ
ータバス回路１７９から夫々ポイント１９５及び１９７
において送り出される。ポイントＤＣ及びＤＴは、以下
に説明するデータバス回路１７９に対する修正に対して
の基準ポイントである。テスト結果に対する出力は出力
ポイント２０４においてなされ、トランジスタＱ５及び
Ｑ６のゲートへ印加される信号によって制御される。
タ１８４及び１８６は、ポイント１９０及び１９２から
の信号をホールド即ち「巡回」させるための回路として
使用されている。データバス回路１７９は、図５からの
ポイント１７６をポイント１９２、即ち相補的接続点へ
接続し、且つ図５からのポイント１７８をポイント１９
０、即ち真接続点へ接続することによって、データバス
ドライバへ接続されている。従って、信号ＧＤＴはポイ
ント１９０へ印加され、一方信号ＧＤＣはポイント１９
２へ印加される。パスゲートＧ１及びＧ２は、信号がポ
イント１９０及び１９２から該インバータによって形成
されている回路へ通過することを許容するために使用さ
れている。これらのパスゲートは、ポイント１９６及び
１９８へ信号を印加することによって制御される。これ
らのパスゲートは、ポイント１９６へ高信号を印加し且
つポイント１９８へ低信号を印加することによってイネ
ーブルされる。出力信号ＤＡＴＡＣ及びＤＡＴＡＴはデ
ータバス回路１７９から夫々ポイント１９５及び１９７
において送り出される。ポイントＤＣ及びＤＴは、以下
に説明するデータバス回路１７９に対する修正に対して
の基準ポイントである。テスト結果に対する出力は出力
ポイント２０４においてなされ、トランジスタＱ５及び
Ｑ６のゲートへ印加される信号によって制御される。
【００２３】次に、図７を参照すると、メモリユニット
におけるメモリ位置の並列テスト方法を示したハイレベ
ルのフローチャートが示されている。メモリユニットの
テスト動作はブロック３００において開始される。メモ
リセルは、メモリユニット内のそれらの位置（「メモリ
位置」とも呼ばれる）を識別するアドレス情報を使用す
ることによってアクセスすることが可能である。テスト
信号がテスト回路へ送給され、テスト回路がテストモー
ドとされる（ブロック３０２）。並列テストを行なうた
めに複数組のメモリ位置が選択される（ブロック３０
４）。１組のメモリ位置は、テスト中のメモリユニット
における１つ又はそれ以上のメモリ位置とすることが可
能である。同一のデータ又はグループのデータが、例え
ば図６における出力ポイント２０４等の特定の出力に関
連した選択されたメモリ位置に対応する各組のメモリセ
ル内に書込まれる（ブロック３０６）。テスト回路がイ
ネーブルされ且つテストモードとされると、データが選
択した組のメモリ位置から同時的に読取られる（ブロッ
ク３０８）。次いで、テスト回路の出力（図６における
出力ポイント２０４）において選択されたメモリ位置か
らのデータを読取る場合にエラーが発生したか否かの決
定が行なわれる（ブロック３１０）。その後に、ブロッ
ク３１２で示した如く処理が終了する。テストモード期
間中に、複数個のデータ位置をアクセスするために内部
アドレスが強制即ち「ジャム」される。再度図５を参照
すると、本発明の好適実施例によれば、データバスドラ
イバ１６８は通常何等変更を必要とするものではない。
複数個のメモリグループに対して複数個のワードライン
がターンオンされる場合には電力消費が懸念事項となる
場合がある。別のオプションは、メモリサブグループに
おける複数個のセンスアンプをターンオンすることであ
る。このことは、データバスドライバに対する変更を必
要とする場合がある。何故ならば、この場合には、エラ
ーが発生すると、ＧＤＴ及びＧＤＣの両方が低状態へプ
ルされるからである。このことは、ＳＡＴ及びＳＡＣの
両方が高状態であり且つＳ２及びＳ３と矛盾することを
意味している。信号ＳＡＴ及びＳＡＣの両方は高状態へ
移行することが可能であるから、ＮチャンネルＭＯＳＦ
ＥＴＳ２及びＳ３を迂回することによって電力消費を減
少させることが可能である。
におけるメモリ位置の並列テスト方法を示したハイレベ
ルのフローチャートが示されている。メモリユニットの
テスト動作はブロック３００において開始される。メモ
リセルは、メモリユニット内のそれらの位置（「メモリ
位置」とも呼ばれる）を識別するアドレス情報を使用す
ることによってアクセスすることが可能である。テスト
信号がテスト回路へ送給され、テスト回路がテストモー
ドとされる（ブロック３０２）。並列テストを行なうた
めに複数組のメモリ位置が選択される（ブロック３０
４）。１組のメモリ位置は、テスト中のメモリユニット
における１つ又はそれ以上のメモリ位置とすることが可
能である。同一のデータ又はグループのデータが、例え
ば図６における出力ポイント２０４等の特定の出力に関
連した選択されたメモリ位置に対応する各組のメモリセ
ル内に書込まれる（ブロック３０６）。テスト回路がイ
ネーブルされ且つテストモードとされると、データが選
択した組のメモリ位置から同時的に読取られる（ブロッ
ク３０８）。次いで、テスト回路の出力（図６における
出力ポイント２０４）において選択されたメモリ位置か
らのデータを読取る場合にエラーが発生したか否かの決
定が行なわれる（ブロック３１０）。その後に、ブロッ
ク３１２で示した如く処理が終了する。テストモード期
間中に、複数個のデータ位置をアクセスするために内部
アドレスが強制即ち「ジャム」される。再度図５を参照
すると、本発明の好適実施例によれば、データバスドラ
イバ１６８は通常何等変更を必要とするものではない。
複数個のメモリグループに対して複数個のワードライン
がターンオンされる場合には電力消費が懸念事項となる
場合がある。別のオプションは、メモリサブグループに
おける複数個のセンスアンプをターンオンすることであ
る。このことは、データバスドライバに対する変更を必
要とする場合がある。何故ならば、この場合には、エラ
ーが発生すると、ＧＤＴ及びＧＤＣの両方が低状態へプ
ルされるからである。このことは、ＳＡＴ及びＳＡＣの
両方が高状態であり且つＳ２及びＳ３と矛盾することを
意味している。信号ＳＡＴ及びＳＡＣの両方は高状態へ
移行することが可能であるから、ＮチャンネルＭＯＳＦ
ＥＴＳ２及びＳ３を迂回することによって電力消費を減
少させることが可能である。
【００２４】図８ａを参照すると、プルダウントランジ
スタＡ１を交差結合したトランジスタＳ２及びＳ３へ接
続することが可能である。トランジスタＡ１は電源電圧
ＶＳＳへ接続しており、且つポイント２１０へ低信号を
印加することによってテストモード期間中にターンオフ
され、その結果交差結合されたトランジスタはターンオ
フされる。
スタＡ１を交差結合したトランジスタＳ２及びＳ３へ接
続することが可能である。トランジスタＡ１は電源電圧
ＶＳＳへ接続しており、且つポイント２１０へ低信号を
印加することによってテストモード期間中にターンオフ
され、その結果交差結合されたトランジスタはターンオ
フされる。
【００２５】次に、図８ｂを参照すると、プルダウント
ランジスタＡ３と共にプルダウントランジスタＡ２が交
差結合したトランジスタＳ２及びＳ３のソースへ接続さ
せることが可能である。その結果、トランジスタＡ３は
該トランジスタの寸法構成によって、スタティックで弱
いプルダウンを与え、一方トランジスタＡ２は強いプル
ダウンを与える。交差結合したトランジスタＳ２及びＳ
３は、ポイント２１２を介してトランジスタＡ２のゲー
トへ低信号を印加することによって弱体化させることが
可能である。トランジスタＡ３のゲートは電源電圧ＶＣ
Ｃへ接続しており、従って弱いプルダウンを与える。
ランジスタＡ３と共にプルダウントランジスタＡ２が交
差結合したトランジスタＳ２及びＳ３のソースへ接続さ
せることが可能である。その結果、トランジスタＡ３は
該トランジスタの寸法構成によって、スタティックで弱
いプルダウンを与え、一方トランジスタＡ２は強いプル
ダウンを与える。交差結合したトランジスタＳ２及びＳ
３は、ポイント２１２を介してトランジスタＡ２のゲー
トへ低信号を印加することによって弱体化させることが
可能である。トランジスタＡ３のゲートは電源電圧ＶＣ
Ｃへ接続しており、従って弱いプルダウンを与える。
【００２６】次に、図８ｃを参照すると、図５における
データバスドライバ１６８においての交差結合したトラ
ンジスタＳ２及びＳ３への付加的な接続の概略図が示さ
れている。トランジスタＡ４−Ａ７は、テストモード期
間中に交差結合したトランジスタをディスエーブルさせ
るために使用されている。トランジスタＳ２及びＳ３
は、ポイント２１８へ低信号を印加することによってデ
ィスエーブルされる。ポイント２１４及び２１６におけ
る信号は高状態へ移行し、スタティックで弱い非結合型
の負荷を与える。
データバスドライバ１６８においての交差結合したトラ
ンジスタＳ２及びＳ３への付加的な接続の概略図が示さ
れている。トランジスタＡ４−Ａ７は、テストモード期
間中に交差結合したトランジスタをディスエーブルさせ
るために使用されている。トランジスタＳ２及びＳ３
は、ポイント２１８へ低信号を印加することによってデ
ィスエーブルされる。ポイント２１４及び２１６におけ
る信号は高状態へ移行し、スタティックで弱い非結合型
の負荷を与える。
【００２７】テストモード期間中に、データバス回路１
７９におけるパスゲートＧ１及びＧ２は強制的にオフ状
態とされ、エラーが発生する場合にトランジスタＱ５及
びＱ６において「クローバー」状態が発生することを防
止する。「クローバー」状態は、トランジスタＱ５及び
Ｑ６が同時的に導通状態にある場合に発生する。与えら
れた出力に対するビットの全てが一致しない場合にエラ
ーが発生し、ＧＤＴ及びＧＤＣを同時に低状態とさせ
る。
７９におけるパスゲートＧ１及びＧ２は強制的にオフ状
態とされ、エラーが発生する場合にトランジスタＱ５及
びＱ６において「クローバー」状態が発生することを防
止する。「クローバー」状態は、トランジスタＱ５及び
Ｑ６が同時的に導通状態にある場合に発生する。与えら
れた出力に対するビットの全てが一致しない場合にエラ
ーが発生し、ＧＤＴ及びＧＤＣを同時に低状態とさせ
る。
【００２８】次に図９ａを参照すると、図６におけるデ
ータバス回路１７９と共に使用する付加的な回路の概略
図が示されている。トランジスタＢ１及びＢ２がトラン
ジスタＢ３及びＢ４と直列接続されている。トランジス
タＢ１のソースは電源電圧ＶＣＣへ接続しており、一方
トランジスタＢ４のソースは電源電圧ＶＳＳへ接続して
いる。トランジスタＢ１及びＢ２はＰチャンネルＭＯＳ
ＦＥＴであり、一方トランジスタＢ３及びＢ４はＮチャ
ンネルＭＯＳＦＥＴである。信号ＧＤＴ及びＧＤＣがＮ
ＯＲゲート２２０へ接続されているポイント２２２及び
２２４内に入力される。ＮＯＲゲート２２０はトランジ
スタＢ１のゲートを制御する。トランジスタＢ２及びＢ
３のドレインは、図６におけるデータバス回路１７９に
おける同一のポイントに対応するポイントＤＣへ接続し
ている。ポイント２２６における信号は低状態であり、
且つポイント２２８における信号はテストモードにおい
て高状態である。エラーが発生すると、ＮＯＲゲート２
２０における出力は高状態である。
ータバス回路１７９と共に使用する付加的な回路の概略
図が示されている。トランジスタＢ１及びＢ２がトラン
ジスタＢ３及びＢ４と直列接続されている。トランジス
タＢ１のソースは電源電圧ＶＣＣへ接続しており、一方
トランジスタＢ４のソースは電源電圧ＶＳＳへ接続して
いる。トランジスタＢ１及びＢ２はＰチャンネルＭＯＳ
ＦＥＴであり、一方トランジスタＢ３及びＢ４はＮチャ
ンネルＭＯＳＦＥＴである。信号ＧＤＴ及びＧＤＣがＮ
ＯＲゲート２２０へ接続されているポイント２２２及び
２２４内に入力される。ＮＯＲゲート２２０はトランジ
スタＢ１のゲートを制御する。トランジスタＢ２及びＢ
３のドレインは、図６におけるデータバス回路１７９に
おける同一のポイントに対応するポイントＤＣへ接続し
ている。ポイント２２６における信号は低状態であり、
且つポイント２２８における信号はテストモードにおい
て高状態である。エラーが発生すると、ＮＯＲゲート２
２０における出力は高状態である。
【００２９】次に、図９ｂを参照すると、Ｐチャンネル
ＭＯＳＦＥＴはそのドレインをポイントＤＴへ接続して
おり、且つそのソースを電源電圧ＶＣＣへ接続してい
る。トランジスタＢ５のゲートはテストモード期間中に
ターンオンされる。その結果得られる図６におけるポイ
ント２０４における出力はエラーがある場合に低状態で
あり且つそうでない場合にはトライステート（「高イン
ピーダンス」とも呼ばれる）モード出力である。データ
バス回路における出力ポイント２０４は、図８ａ及び８
ｂにおける回路の間でＤＣとＤＴの接続点をスイッチン
グすることによって、エラーが発生する場合に高状態へ
移行しかつそうでない場合にはトライステートモードに
あるように構成することが可能である。
ＭＯＳＦＥＴはそのドレインをポイントＤＴへ接続して
おり、且つそのソースを電源電圧ＶＣＣへ接続してい
る。トランジスタＢ５のゲートはテストモード期間中に
ターンオンされる。その結果得られる図６におけるポイ
ント２０４における出力はエラーがある場合に低状態で
あり且つそうでない場合にはトライステート（「高イン
ピーダンス」とも呼ばれる）モード出力である。データ
バス回路における出力ポイント２０４は、図８ａ及び８
ｂにおける回路の間でＤＣとＤＴの接続点をスイッチン
グすることによって、エラーが発生する場合に高状態へ
移行しかつそうでない場合にはトライステートモードに
あるように構成することが可能である。
【００３０】図６における出力ポイント２０４における
出力は、図９ａに示した様にポイントＤＣへ接続した回
路を使用しかつ図１０に示した回路をポイントＤＴへ接
続することによって、エラーが発生すると低信号を出力
し且つエラーが発生しない場合には高信号を出力するよ
うに設定することが可能である。図１０はポイントＤＴ
へ接続するための回路を示している。トランジスタＣ１
及びＣ２はポイントＤＴと直列接続したＰチャンネルＭ
ＯＳＦＥＴであり、一方トランジスタＣ３及びＣ４はポ
イントＤＴと直列接続したＮチャンネルＭＯＳＦＥＴで
ある。トランジスタＣ１のソースは電源電圧ＶＣＣへ接
続しており、一方トランジスタＣ４のソースは電源電圧
ＶＳＳへ接続している。トランジスタＣ１のゲートはＯ
Ｒゲート２３２によって制御される。信号ＧＤＴ及びＧ
ＤＣは、夫々、ポイント２３４及び２３６においてＯＲ
ゲート２３２内へ供給される。テストモードにある場合
には、ポイント２３８における信号は低状態であり且つ
ポイント２４０における信号は高状態であり、且つＯＲ
ゲート２３２はエラーが発生する場合には低状態であ
る。
出力は、図９ａに示した様にポイントＤＣへ接続した回
路を使用しかつ図１０に示した回路をポイントＤＴへ接
続することによって、エラーが発生すると低信号を出力
し且つエラーが発生しない場合には高信号を出力するよ
うに設定することが可能である。図１０はポイントＤＴ
へ接続するための回路を示している。トランジスタＣ１
及びＣ２はポイントＤＴと直列接続したＰチャンネルＭ
ＯＳＦＥＴであり、一方トランジスタＣ３及びＣ４はポ
イントＤＴと直列接続したＮチャンネルＭＯＳＦＥＴで
ある。トランジスタＣ１のソースは電源電圧ＶＣＣへ接
続しており、一方トランジスタＣ４のソースは電源電圧
ＶＳＳへ接続している。トランジスタＣ１のゲートはＯ
Ｒゲート２３２によって制御される。信号ＧＤＴ及びＧ
ＤＣは、夫々、ポイント２３４及び２３６においてＯＲ
ゲート２３２内へ供給される。テストモードにある場合
には、ポイント２３８における信号は低状態であり且つ
ポイント２４０における信号は高状態であり、且つＯＲ
ゲート２３２はエラーが発生する場合には低状態であ
る。
【００３１】データバス回路１７９における図６におい
てのポイント２０４において、エラーが発生する場合に
高信号を供給し且つエラーが発生しない条件で低信号を
供給するためには、図９ａ及び１０に示したポイントＤ
Ｃ及びＤＴへの接続が逆にされる。
てのポイント２０４において、エラーが発生する場合に
高信号を供給し且つエラーが発生しない条件で低信号を
供給するためには、図９ａ及び１０に示したポイントＤ
Ｃ及びＤＴへの接続が逆にされる。
【００３２】図１１に示した回路をポイントＤＴ及びＤ
Ｃへ付加することによって、ポイント２０４においてエ
ラーが発生する場合にトライステート出力を与え且つそ
うでない場合にはデータをパスさせるようにデータバス
回路１７９を構成することが可能である。トランジスタ
Ｅ１及びＥ２は並列接続しており、その並列接続された
形態はトランジスタＥ５と直列接続している。同様に、
トランジスタＥ３及びＥ４は並列接続されており、これ
ら２つのトランジスタはトランジスタＥ６と直列接続し
ている。トランジスタＥ５及びＥ６のドレインは夫々ポ
イントＤＴ及びＤＣへ接続している。
Ｃへ付加することによって、ポイント２０４においてエ
ラーが発生する場合にトライステート出力を与え且つそ
うでない場合にはデータをパスさせるようにデータバス
回路１７９を構成することが可能である。トランジスタ
Ｅ１及びＥ２は並列接続しており、その並列接続された
形態はトランジスタＥ５と直列接続している。同様に、
トランジスタＥ３及びＥ４は並列接続されており、これ
ら２つのトランジスタはトランジスタＥ６と直列接続し
ている。トランジスタＥ５及びＥ６のドレインは夫々ポ
イントＤＴ及びＤＣへ接続している。
【００３３】更に、ポイントＤＴはトランジスタＥ７−
Ｅ１１と直列接続しており、一方ポイントＤＣはトラン
ジスタＥ８−Ｅ１２と直列接続している。トランジスタ
Ｅ１−Ｅ６はＰチャンネルＭＯＳＦＥＴであり、一方ト
ランジスタＥ７−Ｅ１２はＮチャンネルＭＯＳＦＥＴで
ある。トランジスタＥ１，Ｅ３，Ｅ９，Ｅ１０のゲート
は、排他的ＯＲ（ＸＯＲ）ゲート２４２からの出力によ
って制御される。このゲートは、信号ＧＤＴ及びＧＤＣ
を夫々ポイント２４８及び２５０からその中に供給させ
る。更に、トランジスタＥ２及びＥ１１のゲートはポイ
ント２５２へ印加される信号ＧＤＣによって駆動され
る。トランジスタＥ４及びＥ１２はポイント２５４へ印
加される信号ＧＤＴによって駆動される。この回路は、
トランジスタＥ１−Ｅ４を電源電圧ＶＣＣへ接続し且つ
トランジスタＥ１１及びＥ１２を電源電圧ＶＳＳへ接続
することによって電力が供給される。
Ｅ１１と直列接続しており、一方ポイントＤＣはトラン
ジスタＥ８−Ｅ１２と直列接続している。トランジスタ
Ｅ１−Ｅ６はＰチャンネルＭＯＳＦＥＴであり、一方ト
ランジスタＥ７−Ｅ１２はＮチャンネルＭＯＳＦＥＴで
ある。トランジスタＥ１，Ｅ３，Ｅ９，Ｅ１０のゲート
は、排他的ＯＲ（ＸＯＲ）ゲート２４２からの出力によ
って制御される。このゲートは、信号ＧＤＴ及びＧＤＣ
を夫々ポイント２４８及び２５０からその中に供給させ
る。更に、トランジスタＥ２及びＥ１１のゲートはポイ
ント２５２へ印加される信号ＧＤＣによって駆動され
る。トランジスタＥ４及びＥ１２はポイント２５４へ印
加される信号ＧＤＴによって駆動される。この回路は、
トランジスタＥ１−Ｅ４を電源電圧ＶＣＣへ接続し且つ
トランジスタＥ１１及びＥ１２を電源電圧ＶＳＳへ接続
することによって電力が供給される。
【００３４】低信号がポイント２５６及び２６０へ印加
され且つ高信号がポイント２５８及び２６２へ印加され
て、テストモード期間中において図１に示した回路をイ
ネーブルさせる。両方の信号ＧＤＴ及びＧＤＣが高状態
又は低状態であると、ポイント２０４における出力は高
インピーダンス状態にある。一方の信号が高状態であり
且つ他方の信号が低状態であると、データが読出され
る。従って、データバス回路に対するメモリサブグルー
プ内の４個のセンスアンプの全てがイネーブルされる
と、４個のワードを並列的に読取ることが可能であり、
その結果テスト時間を４倍高速化することが可能であ
る。これら４個のセンスアンプに加えて２つのメモリブ
ロックがイネーブルされる場合には、テスト時間を８倍
高速化することが可能である。
され且つ高信号がポイント２５８及び２６２へ印加され
て、テストモード期間中において図１に示した回路をイ
ネーブルさせる。両方の信号ＧＤＴ及びＧＤＣが高状態
又は低状態であると、ポイント２０４における出力は高
インピーダンス状態にある。一方の信号が高状態であり
且つ他方の信号が低状態であると、データが読出され
る。従って、データバス回路に対するメモリサブグルー
プ内の４個のセンスアンプの全てがイネーブルされる
と、４個のワードを並列的に読取ることが可能であり、
その結果テスト時間を４倍高速化することが可能であ
る。これら４個のセンスアンプに加えて２つのメモリブ
ロックがイネーブルされる場合には、テスト時間を８倍
高速化することが可能である。
【００３５】メモリへの書込みは、適宜のアドレスをオ
ーバライド即ち上書きすることによってのみならず、並
列的に行なうことが可能である。従って、本発明は、メ
モリをテストするのに必要なテスト時間を減少させるの
に極めて有用である。また、通常の動作性能が劣化する
ことはなく、且つテストモードのために付加的な回路及
び信号のバス制御が必要とされることは殆どない。
ーバライド即ち上書きすることによってのみならず、並
列的に行なうことが可能である。従って、本発明は、メ
モリをテストするのに必要なテスト時間を減少させるの
に極めて有用である。また、通常の動作性能が劣化する
ことはなく、且つテストモードのために付加的な回路及
び信号のバス制御が必要とされることは殆どない。
【００３６】本発明の１つの利点は、メモリユニット内
の複数個のアドレスを同時的に読出すことを可能とする
ことによってメモリユニットのテスト動作を高速化させ
ることである。選択したメモリ位置の読取においてエラ
ーを識別するために、メモリユニット内のデータバス回
路へテスト回路が付加されている。その結果、テストを
行なうために複数個のメモリセグメントを選択すること
が可能であり、且つテストを行なうために複数個のメモ
リグループを選択することが可能である。本発明をＭＯ
Ｓ技術を使用した場合について説明したが、本発明の好
適実施例に基づいてその他のタイプの技術及びトランジ
スタを使用することが可能であることは勿論である。こ
のテストモードは、どの出力（図６における出力ポイン
ト２０４）が欠陥性のビットを有するかを検知するため
に使用することが可能である。
の複数個のアドレスを同時的に読出すことを可能とする
ことによってメモリユニットのテスト動作を高速化させ
ることである。選択したメモリ位置の読取においてエラ
ーを識別するために、メモリユニット内のデータバス回
路へテスト回路が付加されている。その結果、テストを
行なうために複数個のメモリセグメントを選択すること
が可能であり、且つテストを行なうために複数個のメモ
リグループを選択することが可能である。本発明をＭＯ
Ｓ技術を使用した場合について説明したが、本発明の好
適実施例に基づいてその他のタイプの技術及びトランジ
スタを使用することが可能であることは勿論である。こ
のテストモードは、どの出力（図６における出力ポイン
ト２０４）が欠陥性のビットを有するかを検知するため
に使用することが可能である。
【００３７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 メモリユニットを示したブロック図。
【図２】 図１からのメモリグループを示したブロック
図。
図。
【図３】 図１からのデータアレイ及び出力アレイを具
備するデータバス回路ブロックを示したブロック図。
備するデータバス回路ブロックを示したブロック図。
【図４】 従来公知のセンスアンプを示した概略図。
【図５】 従来公知のデータバスドライバを示した概略
図。
図。
【図６】 データバス回路を示した概略図。
【図７】 メモリユニットにおけるメモリ位置の並列テ
スト方法を示したハイレベルのフローチャート。
スト方法を示したハイレベルのフローチャート。
【図８】 （ａ）乃至（ｃ）は図５に示したデータバス
ドライバにおける交差結合したトランジスタに対する付
加的な回路接続を示した各概略図。
ドライバにおける交差結合したトランジスタに対する付
加的な回路接続を示した各概略図。
【図９】 （ａ）及び（ｂ）は図６に示したデータバス
回路に対する付加的な回路を示した各概略図。
回路に対する付加的な回路を示した各概略図。
【図１０】 図６に示したデータバス回路と共に使用す
る付加的な回路を示した概略図。
る付加的な回路を示した概略図。
【図１１】 図６に示したデータバス回路と共に使用す
る付加的な回路を示した概略図。
る付加的な回路を示した概略図。
１００ メモリユニット １０２ メモリブロック １０４ Ｉ／Ｏブロック １０６ データバス回路ブロック １０８ データアレイ １０９ 出力アレイ １２０ データバス回路 １５０ センスアンプ １６８ データバスドライバ １７９ データバス回路
Claims (30)
- 【請求項１】 メモリにおいて、 多数のメモリグループが設けられており、各メモリグル
ープは、１組のメモリサブグループを有すると共に、多
数のデータバスドライバを有しており、各データバスド
ライバは真入力と相補的入力と真出力と相補的出力とを
有しており、前記真入力及び相補的入力は少なくとも１
個のセンスアンプによって１個のメモリサブグループへ
接続しており、 真接続点が設けられており、前記メモリグループの各々
からのデータバスドライバのうちの１つの真出力が前記
接続点において共通接続されており、その場合にワイヤ
ード形態が形成されており、 相補的接続点が設けられており、前記メモリグループの
うちの各々からのデータバスドライバのうちの１つの相
補的出力が前記相補的接続点において共通接続されてお
り、その場合にワイヤード形態が形成されており、 前記真接続点へ接続した真入力及び前記相補的接続点へ
接続した相補的入力を有すると共に前記メモリサブグル
ープの１つのサブセットの同時的アドレス動作によって
発生される前記真及び相補的接続点からの信号に応答す
る第一回路を有するデータバス回路が設けられており、
前記第一回路はテストモード期間中に前記メモリサブグ
ループのサブセットをアドレスする場合におけるエラー
の表示を与える出力を有している、ことを特徴とするメ
モリ。 - 【請求項２】 請求項１において、前記データバス回路
が、真出力と相補的出力とを有しており、且つ前記第一
回路が第一トランジスタと第二トランジスタとを有して
おり、前記第一トランジスタが前記データバス回路の真
出力へ接続したゲートを有しており、且つ前記第二トラ
ンジスタが前記データバス回路の相補的出力へ接続した
ゲートを有しており、前記第一トランジスタが高電源電
圧へ接続したドレインを有しており、前記第二トランジ
スタが低電源電圧へ接続したソースを有しており、且つ
前記第一トランジスタのソース及び前記第二トランジス
タのドレインが前記第一回路の出力へ接続していること
を特徴とするメモリ。 - 【請求項３】 請求項２において、前記データバス回路
が、前記データバス回路の真及び相補的入力の両方が低
状態である場合に前記第一回路の出力において低出力を
発生し且つそうでない場合には前記第一回路の出力にお
いて高インピーダンス出力を発生する第二回路を有する
ことを特徴とするメモリ。 - 【請求項４】 請求項２において、前記データバス回路
が、前記データバス回路の真及び相補的入力の両方が低
状態にある場合に前記第一回路の出力において高出力を
発生し、且つそうでない場合には前記第一回路の出力に
おいて高インピーダンス出力を発生する第二回路を有す
ることを特徴とするメモリ。 - 【請求項５】 請求項２において、前記データバス回路
が、前記データバス回路の真及び相補的入力の両方が低
状態にある場合に第一回路の出力において低出力を発生
し且つそうでない場合には前記第一回路の出力において
高出力を発生する第二回路を有することを特徴とするメ
モリ。 - 【請求項６】 請求項２において、前記データバス回路
が、前記データバス回路の真及び相補的入力の両方が低
状態にある場合に第一回路の出力において高出力を発生
すると共にそうでない場合には前記第一回路の出力にお
いて低出力を発生する第二回路を有することを特徴とす
るメモリ。 - 【請求項７】 請求項２において、前記データバス回路
が、前記データバス回路の真及び相補的入力の両方が低
状態にある場合に第一回路の出力において高インピーダ
ンス出力を発生し且つ真又は相補的入力のいずれかが低
状態であり且つ他方の入力が高状態である場合に前記第
一回路の出力におけるデータを通過させる第二回路を有
することを特徴とするメモリ。 - 【請求項８】 請求項４において、前記第二回路が、ソ
ースを高電源電圧へ接続しており且つドレインを前記デ
ータバス回路の真出力へ接続しており直列接続した第一
対のＰチャンネルＭＯＳＦＥＴ及びソースを低電源電圧
へ接続しており且つドレインを前記データバス回路の真
出力へ接続しており直列接続した第二対のＮチャンネル
ＭＯＳＦＥＴを有しており、各対における一方のＭＯＳ
ＦＥＴのゲートが第一入力が真接続点へ接続しており且
つ第二入力が相補的接続点へ接続しているＮＯＲゲート
の出力へ接続しており且つ各対における他方のＭＯＳＦ
ＥＴのゲートがメモリのテスト期間中に前記第二回路を
イネーブルさせるために使用される信号源へ接続してお
り、且つ前記第二回路が、テストモード期間中に相補的
出力上にプルアップを与えるためにソースを高電源電圧
へ接続しており且つドレインを前記データバス回路の相
補的出力へ接続しているＰチャンネルトランジスタを有
することを特徴とするメモリ。 - 【請求項９】 請求項３において、前記第二回路が、ソ
ースを高電源電圧へ接続しており且つドレインを前記デ
ータバス回路の相補的出力へ接続しており直列接続され
ている第一対のＰチャンネルＭＯＳＦＥＴ及びソースを
低電源電圧へ接続しており且つドレインを前記データバ
ス回路の相補的出力へ接続しており直列接続されている
第二対のＮチャンネルＭＯＳＦＥＴを有しており、各対
における一方のＭＯＳＦＥＴのゲートが第一入力を前記
真接続点へ接続しており且つ第二入力を前記相補的接続
点へ接続しているＮＯＲゲートの出力へ接続しており且
つ各対における他方のＭＯＳＦＥＴのゲートがメモリの
テスト動作期間中に前記第二回路をイネーブルさせるた
めに使用される信号源へ接続しており、且つ前記第二回
路が、テストモード期間中に前記真出力上にプルアップ
を与えるために、ソースを高電源電圧へ接続しており且
つドレインを前記データバス回路の真出力へ接続してい
るＰチャンネルトランジスタを有することを特徴とする
メモリ。 - 【請求項１０】 請求項６において、前記第二回路が、
ソースを高電源電圧へ接続しており且つドレインを前記
データバス回路の相補的出力へ接続しており直列接続さ
れている第一対のＰチャンネルＭＯＳＦＥＴ及びソース
を低電源電圧へ接続しており且つドレインを前記データ
バス回路の相補的出力へ接続しており直列接続されてい
る第二対のＮチャンネルＭＯＳＦＥＴを有しており、各
対における一方のＭＯＳＦＥＴのゲートが、第一入力を
前記真接続点へ接続しており且つ第二入力を前記相補的
接続点へ接続しているＯＲゲートの出力へ接続してお
り、且つ各対における他方のＭＯＳＦＥＴのゲートがメ
モリのテスト動作期間中に前記第二回路をイネーブルさ
せるために使用される信号源へ接続していることを特徴
とするメモリ。 - 【請求項１１】 請求項５において、前記第二回路が、
ソースを高電源電圧へ接続しており且つドレインを前記
データバス回路の真出力へ接続しており直列接続されて
いる第一対のＰチャンネルＭＯＳＦＥＴ及びソースを低
電源電圧へ接続しておりドレインを前記データバス回路
の真出力へ接続しており直列接続している第二対のＮチ
ャンネルＭＯＳＦＥＴを有しており、各対における一方
のＭＯＳＦＥＴのゲートが第一入力を前記真接続点へ接
続しており且つ第二入力を前記相補的接続点へ接続して
いるＯＲゲートの出力へ接続しており、且つ各対におけ
る他方のＭＯＳＦＥＴのゲートが前記メモリのテスト動
作期間中に前記第二回路をイネーブルさせるために使用
される信号源へ接続していることを特徴とするメモリ。 - 【請求項１２】 請求項７において、前記第二回路が、
並列形態に接続されており且つドレインを第三Ｐチャン
ネルトランジスタのソースへ接続した第一及び第二Ｐチ
ャンネルトランジスタを有しており、前記第三Ｐチャン
ネルトランジスタのドレインは前記データバス回路の真
出力へ接続しており、前記第二回路は前記データバス回
路の真出力へ接続されている前記第一Ｎチャンネルトラ
ンジスタのドレインと直列接続された第一、第二及び第
三Ｎチャンネルトランジスタを有しており、前記第一及
び第二Ｐチャンネルトランジスタの各々のソースは高電
源電圧へ接続しており且つ前記第三Ｎチャンネルトラン
ジスタのソースは低電源電圧へ接続しており、前記第二
回路は、並列形態に接続されており且つドレインを第六
Ｐチャンネルトランジスタのソースへ接続した第四及び
第五Ｐチャンネルトランジスタを有しており、前記第六
Ｐチャンネルトランジスタのドレインは前記データバス
回路の相補的出力へ接続しており、前記第二回路は前記
データバス回路の相補的出力へ接続されている前記第一
Ｎチャンネルトランジスタのドレインと直列接続した第
四、第五及び第六Ｎチャンネルトランジスタを有してお
り、前記第四及び第五Ｐチャンネルトランジスタの各々
のソースは高電源電圧へ接続しており、且つ前記第六Ｎ
チャンネルトランジスタのソースは低電源電圧に接続し
ており、前記第二回路は前記真接続点へ接続した入力と
前記相補的接続点へ接続した入力とを具備する排他的Ｏ
Ｒゲートを有しており、前記排他的ＯＲゲートの出力は
前記第一及び第四Ｐチャンネルトランジスタのゲート及
び前記第二及び第五Ｎチャンネルトランジスタのゲート
へ接続しており、前記相補的接続点は前記第二Ｐチャン
ネルトランジスタのゲート及び前記第三Ｎチャンネルト
ランジスタのゲートへ接続しており、前記真接続点は、
前記第五Ｐチャンネルトランジスタのゲート及び前記第
六Ｎチャンネルトランジスタのゲートへ接続しており、
前記第二回路をイネーブル及びディスエーブルさせるた
めにテスト信号が前記第三及び第六Ｐチャンネルトラン
ジスタのゲート及び前記第一及び第四Ｎチャンネルトラ
ンジスタのゲートへ供給されることを特徴とするメモ
リ。 - 【請求項１３】 請求項１において、前記真及び相補的
接続点がプレチャージされ且つエラーが発生すると両方
とも放電されることを特徴とするメモリ。 - 【請求項１４】 請求項１において、前記データバス回
路がデータバスラッチであることを特徴とするメモリ。 - 【請求項１５】 メモリテスト装置において、 各々が１組のメモリセルへ接続されている真入力と相補
的入力とを具備しており且つ真出力と相補的出力とを具
備している複数個のデータバスドライバが設けられてお
り、前記真出力は第一点において共通接続されており且
つ前記相補的出力は第二点において共通接続されてお
り、 データバス回路が設けられており、前記データバス回路
は一対の入力、即ち前記第一点へ接続した真入力と前記
第二点へ接続した相補的入力、を有すると共に一対の出
力、即ち真出力と相補的出力、を有しており、 メモリ内の複数個のメモリセルを同時的にアクセスする
ためのテスト手段が設けられており、前記メモリセルの
各々は与えられた出力に対して同一のデータをその中に
書込み、 前記データバス回路の真出力及び相補的出力へ接続した
検知回路が設けられており、前記検知回路は出力を有し
ており、アクセスされた前記メモリセルのすべてからの
データが同一である場合にエラーが存在しないことが表
わされる、ことを特徴とするメモリテスト装置。 - 【請求項１６】 請求項１５において、前記データバス
回路が真出力と相補的出力とを有しており、前記第一回
路が第一トランジスタと第二トランジスタとを有してお
り、前記第一トランジスタのゲートは前記データバス回
路の真出力へ接続しており、且つ前記第二トランジスタ
のゲートは前記データバス回路の相補的出力へ接続して
おり、前記第一トランジスタのドレインは高電源電圧へ
接続しており、前記第二トランジスタのソースは低電源
電圧へ接続しており、且つ前記第一トランジスタのソー
ス及び前記第二トランジスタのドレインは前記第一回路
の出力へ接続していることを特徴とするメモリテスト装
置。 - 【請求項１７】 請求項１６において、前記データバス
回路が第二回路を有しており、前記第二回路は、前記デ
ータバス回路の真入力及び相補的入力の両方が低状態で
ある場合に第一回路の出力において高出力を発生し且つ
そうでない場合には前記第一回路の出力において低イン
ピーダンス出力を発生することを特徴とするメモリテス
ト装置。 - 【請求項１８】 請求項１６において、前記データバス
回路は第二回路を有しており、前記第二回路は、前記デ
ータバス回路の真入力及び相補的入力の両方が低状態で
ある場合に第一回路の出力において高出力を発生し、且
つそうでない場合には前記第一回路の出力において高イ
ンピーダンス出力を発生することを特徴とするメモリテ
スト装置。 - 【請求項１９】 請求項１６において、前記データバス
回路は第二回路を有しており、前記第二回路は、前記デ
ータバス回路の真入力及び相補的入力の両方が低状態で
ある場合に第一回路の出力において低出力を発生し、且
つそうでない場合には前記第一回路の出力において高出
力を発生することを特徴とするメモリテスト装置。 - 【請求項２０】 請求項１６において、前記データバス
回路は第二回路を有しており、前記第二回路は、前記デ
ータバス回路の真入力及び相補的入力の両方が低状態で
ある場合に前記第一回路の出力において高出力を発生
し、且つそうでない場合には前記第一回路の出力におい
て低出力を発生することを特徴とするメモリテスト装
置。 - 【請求項２１】 請求項１６において、前記データバス
回路が第二回路を有しており、前記第二回路は、前記デ
ータバス回路の真入力及び相補的入力の両方が低状態で
ある場合に第一回路の出力において高出力を発生し、且
つそうでない場合には前記第一回路の出力において低出
力を発生することを特徴とするメモリテスト装置。 - 【請求項２２】 請求項１６において、前記データバス
回路は第二回路を有しており、前記第二回路は、前記デ
ータバス回路の真入力及び相補的入力の両方が低状態で
ある場合に第一回路の出力において高インピーダンス出
力を発生し、且つ前記真又は相補的入力のいずれかが低
状態であり且つ他方の入力が高状態である場合に前記第
一回路の出力におけるデータを通過させることを特徴と
するメモリテスト装置。 - 【請求項２３】 請求項１７において、前記第二回路
が、ソースが高電源電圧へ接続しており且つドレインが
前記データバス回路の真出力へ接続しており直列接続さ
れている第一対のＰチャンネルＭＯＳＦＥＴ及びソース
が低電源電圧へ接続しており且つドレインが前記データ
バス回路の真出力へ接続しており直列接続されている第
二対のＮチャンネルＭＯＳＦＥＴを有しており、各対に
おける一方のＭＯＳＦＥＴのゲートが前記真接続点へ接
続した第一入力と前記相補的接続点へ接続した第二入力
とを具備するＮＯＲゲートの出力へ接続しており且つ各
対における他方のＭＯＳＦＥＴのゲートが前記メモリの
テスト期間中に前記第二回路をイネーブルさせるために
使用される信号源へ接続しており、且つ前記第二回路が
テストモード期間中に前記相補的出力上にプルアップを
与えるためにソースを前記高電源電圧へ接続しており且
つドレインを前記データバス回路の相補的出力へ接続し
ているＰチャンネルトランジスタを有することを特徴と
するメモリテスト装置。 - 【請求項２４】 請求項１７において、前記第二回路
が、ソースを高電源電圧へ接続しており且つドレインを
前記データバス回路の相補的出力へ接続しており直列接
続されている第一対のＰチャンネルＭＯＳＦＥＴ及びソ
ースを低電源電圧へ接続しておりドレインを前記データ
バス回路の相補的出力へ接続しており直列接続されてい
る第二対のＮチャンネルＭＯＳＦＥＴを有しており、各
対における一方のＭＯＳＦＥＴのゲートが前記真接続点
へ接続している第一入力と前記相補的接続点へ接続して
いる第二入力とを具備するＮＯＲゲートの出力へ接続し
ており、且つ各対における他方のＭＯＳＦＥＴのゲート
が前記メモリのテスト動作期間中に前記第二回路をイネ
ーブルさせるために使用される信号源へ接続しており、
且つ前記第二回路が、テストモード期間中に前記真出力
上にプルアップを与えるために、ソースを前記高電源電
圧へ接続しておりドレインを前記データバス回路の真出
力へ接続しているＰチャンネルトランジスタを有するこ
とを特徴とするメモリテスト装置。 - 【請求項２５】 請求項２１において、前記第二回路
が、ソースを高電源電圧へ接続しておりドレインを前記
データバス回路の相補的出力へ接続しており直列接続さ
れている第一対のＰチャンネルＭＯＳＦＥＴ及びソース
を低電源電圧へ接続しておりドレインを前記データバス
回路の相補的出力へ接続しており直列接続されている第
二対のＮチャンネルＭＯＳＦＥＴを有しており、各対に
おける一方のＭＯＳＦＥＴのゲートが前記真接続点へ接
続している第一入力と前記相補的接続点へ接続している
第二入力とを具備するＯＲゲートの出力へ接続してお
り、且つ各対における他方のＭＯＳＦＥＴのゲートが前
記メモリのテスト期間中に前記第二回路をイネーブルさ
れるために使用される信号源へ接続していることを特徴
とするメモリテスト装置。 - 【請求項２６】 請求項１９において、前記第二回路
は、ソースを高電源電圧へ接続しドレインを前記データ
バス回路の真出力へ接続し直列接続している第一対のＰ
チャンネルＭＯＳＦＥＴ及びソースを低電源電圧へ接続
しドレインを前記データバス回路の真出力へ接続し直列
接続している第二対のＮチャンネルＭＯＳＦＥＴを有し
ており、各対における一方のＭＯＳＦＥＴのゲートが前
記真接続点へ接続している第一入力と前記相補的接続点
へ接続している第二入力とを具備するＯＲゲートの出力
へ接続しており、且つ各対における他方のＭＯＳＦＥＴ
のゲートが前記メモリのテスト期間中に前記第二回路を
イネーブルさせるために使用される信号源へ接続してい
ることを特徴とするメモリテスト装置。 - 【請求項２７】 請求項２２において、前記第二回路は
ドレインを高電源電圧へ接続しており且つソースを共通
接続しており並列接続している一対のＰチャンネルＭＯ
ＳＦＥＴを有することを特徴とするメモリテスト装置。 - 【請求項２８】 請求項２２において、前記第二回路
が、ドレインを第三Ｐチャンネルトランジスタのソース
へ接続しており並列形態に接続されている第一及び第二
Ｐチャンネルトランジスタを有しており、前記第三Ｐチ
ャンネルトランジスタのドレインは前記データバス回路
の真出力へ接続しており、且つ前記第二回路は直列接続
されている第一、第二、第三Ｎチャンネルトランジスタ
を有しており、前記第一Ｎチャンネルトランジスタのド
レインは前記データバス回路の真出力へ接続しており、
前記第一及び第二Ｐチャンネルトランジスタの各々はソ
ースを高電源電圧へ接続しており、且つ前記第三Ｎチャ
ンネルトランジスタのソースは低電源電圧へ接続してお
り、前記第二回路は、ドレインを第六Ｐチャンネルトラ
ンジスタのソースへ接続しており並列形態に接続されて
いる第四及び第五Ｐチャンネルトランジスタを有してお
り、前記第六Ｐチャンネルトランジスタのドレインは前
記データバス回路の相補的出力へ接続しており、且つ前
記第二回路は直列接続されている第四、第五、第六Ｎチ
ャンネルトランジスタを有しており、前記第一Ｎチャン
ネルトランジスタのドレインは前記データバス回路の相
補的出力へ接続しており、前記第四及び第五Ｐチャンネ
ルトランジスタの各々のソースは高電源電圧へ接続して
おり且つ前記第六Ｎチャンネルトランジスタのソースは
低電源電圧へ接続しており、前記第二回路は、前記真接
続点へ接続した入力と前記相補的接続点へ接続した入力
とを具備する排他的ＯＲゲートを有しており、前記排他
的ＯＲゲートの出力は前記第一及び第四Ｐチャンネルト
ランジスタのゲート及び前記第二及び第五Ｎチャンネル
トランジスタのゲートへ接続しており、前記相補的接続
点が前記第二Ｐチャンネルトランジスタのゲート及び前
記第三Ｎチャンネルトランジスタのゲートへ接続してお
り、前記真接続点が前記第五Ｐチャンネルトランジスタ
のゲート及び前記第六Ｎチャンネルトランジスタのゲー
トへ接続しており、前記第二回路をイネーブル及びディ
スエーブルさせるためにテスト信号が前記第三及び第六
Ｐチャンネルトランジスタのゲート及び前記第一及び第
四Ｎチャンネルトランジスタのゲートへ供給されること
を特徴とするメモリテスト装置。 - 【請求項２９】 メモリテスト方法において、 複数個のデータバスドライバへ接続している真及び相補
的ビットラインを有する複数個のメモリセル内にデータ
を書込み、各データバスドライバはメモリセルの真及び
相補的読取バスへ接続した真入力及び相補的入力を有す
ると共に真出力及び相補的出力を有しており、前記真出
力は第一点において共通接続され且つ前記相補的出力は
第二点において共通接続され、 前記第一点へ接続した真入力と前記第二点へ接続した相
補的入力との一対の入力を具備すると共に出力を具備す
る検知回路へ接続した一対の出力を具備するデータバス
回路内へ前記複数個のメモリセルから同時的にデータを
読取り、与えられた出力に対してアクセスした前記メモ
リセルの全てからのデータが同一である場合にエラーが
存在しないことが表わされる、ことを特徴とするメモリ
テスト方法。 - 【請求項３０】 請求項２９において、前記データバス
回路がデータバスラッチであることを特徴とするメモリ
テスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8598093A | 1993-06-30 | 1993-06-30 | |
| US85980 | 1993-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153297A true JPH07153297A (ja) | 1995-06-16 |
Family
ID=22195202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6149644A Pending JPH07153297A (ja) | 1993-06-30 | 1994-06-30 | メモリの並列テスト方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5546537A (ja) |
| EP (1) | EP0634751B1 (ja) |
| JP (1) | JPH07153297A (ja) |
| DE (1) | DE69426845T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5845059A (en) * | 1996-01-19 | 1998-12-01 | Stmicroelectronics, Inc. | Data-input device for generating test signals on bit and bit-complement lines |
| US5745432A (en) * | 1996-01-19 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Write driver having a test function |
| US5848018A (en) * | 1996-01-19 | 1998-12-08 | Stmicroelectronics, Inc. | Memory-row selector having a test function |
| US6750527B1 (en) * | 1996-05-30 | 2004-06-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method |
| US6014759A (en) * | 1997-06-13 | 2000-01-11 | Micron Technology, Inc. | Method and apparatus for transferring test data from a memory array |
| US6044429A (en) | 1997-07-10 | 2000-03-28 | Micron Technology, Inc. | Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths |
| US5926422A (en) * | 1997-10-02 | 1999-07-20 | Texas Instruments Incorporated | Integrated circuit memory device having current-mode data compression test mode |
| US6642749B1 (en) * | 2002-09-27 | 2003-11-04 | Lsi Logic Corporation | Latching sense amplifier with tri-state output |
| US8381052B2 (en) | 2009-11-10 | 2013-02-19 | International Business Machines Corporation | Circuit and method for efficient memory repair |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
| US4654849B1 (en) * | 1984-08-31 | 1999-06-22 | Texas Instruments Inc | High speed concurrent testing of dynamic read/write memory array |
| KR900006293B1 (ko) * | 1987-06-20 | 1990-08-27 | 삼성전자 주식회사 | 씨모오스 디램의 데이터 전송회로 |
| US5208778A (en) * | 1988-11-16 | 1993-05-04 | Mitsubishi Denki Kabushiki Kaisha | Dynamic-type semiconductor memory device operable in test mode and method of testing functions thereof |
| US5168464A (en) * | 1989-11-29 | 1992-12-01 | Ncr Corporation | Nonvolatile differential memory device and method |
| JPH0620465A (ja) * | 1991-09-02 | 1994-01-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5255230A (en) * | 1991-12-31 | 1993-10-19 | Intel Corporation | Method and apparatus for testing the continuity of static random access memory cells |
-
1994
- 1994-06-27 EP EP94304644A patent/EP0634751B1/en not_active Expired - Lifetime
- 1994-06-27 DE DE69426845T patent/DE69426845T2/de not_active Expired - Fee Related
- 1994-06-30 JP JP6149644A patent/JPH07153297A/ja active Pending
-
1995
- 1995-03-27 US US08/410,383 patent/US5546537A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69426845D1 (de) | 2001-04-19 |
| EP0634751B1 (en) | 2001-03-14 |
| DE69426845T2 (de) | 2001-09-13 |
| EP0634751A1 (en) | 1995-01-18 |
| US5546537A (en) | 1996-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6798711B2 (en) | Memory with address management | |
| US20040037139A1 (en) | Semiconductor memory | |
| JPH06267295A (ja) | 並列ビットテストモード内蔵半導体メモリ | |
| JP3025519B2 (ja) | 半導体記憶素子におけるマルチビツトパラレルテストの方法及びその半導体記憶素子 | |
| US5926422A (en) | Integrated circuit memory device having current-mode data compression test mode | |
| KR100392674B1 (ko) | 반도체 메모리 | |
| US6363001B1 (en) | ROM with a reduced static consumption | |
| US6473357B1 (en) | Bitline/dataline short scheme to improve fall-through timing in a multi-port memory | |
| JPH07153297A (ja) | メモリの並列テスト方法及び装置 | |
| US5668761A (en) | Fast read domino SRAM | |
| US5856949A (en) | Current sense amplifier for RAMs | |
| EP0840328B1 (en) | Method and device for testing memory circuits | |
| US5566112A (en) | Apparatus and method for enabling a bus driver when a data signal is valid | |
| US5471415A (en) | Cache tag memory | |
| US5473562A (en) | Method and apparatus for minimizing power-up crowbar current in a retargetable SRAM memory system | |
| JP2001101893A (ja) | スタティック型半導体記憶装置 | |
| JPH0262789A (ja) | スタティックメモリ | |
| KR100361863B1 (ko) | 반도체 메모리 장치 | |
| US6219296B1 (en) | Multiport memory cell having a reduced number of write wordlines | |
| JPH0589700A (ja) | 高速並列テストの機構 | |
| JP3828847B2 (ja) | 半導体記憶装置 | |
| JPH11328966A (ja) | 半導体記憶装置及びデータ処理装置 | |
| US7286424B2 (en) | Semiconductor integrated circuit device | |
| US6381718B1 (en) | Current controlled multi-state parallel test for semiconductor device | |
| JP3057990B2 (ja) | 半導体集積回路装置 |