KR950001427B1 - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 본 발명의 1실시예의 회로블럭도.
제2도는 제1도의 데이터래치회로의 제1예를 도시한 회로도.
제3도는 제1도의 데이터래치회로의 제2예를 도시한 회로도.
제4도는 제1도의 동작을 설명하기 위한 타이밍챠트.
제5도는 종래의 반도체 집적회로의 회로블럭도.
제6도는 제5도의 동작을 설명하기 위한 타이밍차트이다.
* 도면의 주요부분에 대한 부호의 설명
A : 감지증폭기 B : 데이터래치회로
C : 데이터출력버퍼 TP1, TP2, TP3, TP4, TP6: P형 트랜지스터
TN1, TN2: N형 트랜지스터 Inv1, Inv2, Inv3, Inv4: 인버터
[산업상의 이용분야]
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 기억장치에 적용하기에 적합한 반도체 집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 고속의 데이터액세스를 빠른 사이클타임으로 순차 행하는 메모리, 예컨대 스태틱 RAM이나 멀티포트메모리에서는 이하와 같은 일련의 데이터독출동작을 가급적으로 고속으로 행할 필요가 있다. 즉, 이들 메모리에 있어서의 데이터독출은 메모리셀 또는 데이터레지스터를 선택해서 이들로부터 얻어진 데이터를 공통의 데이터버스쌍(DQ선쌍)으로 독출하고, 독출된 데이터를 여러단의 감지증폭기에서 MOS 논리레벨까지 증폭하며, 증폭된 데이터를 공통의 데이터출력버퍼로 전송하고, 이 버퍼를 매개로 외부출력핀으로 1레벨 또는 0레벨의 데이터를 출력한다는 일련의 동작에 의해 행해진다.
제5도는 종래의 반도체 집적회로의 블럭도이다. 제5도에 도시한 바와 같이, 도시되지 않은 메모리셀등으로부터의 상보독출데이터는 DQ,/DQ의 데이터버스상(DQ선쌍)으로 출력된다. 이 DQ선쌍의 데이터는 감지증폭기(A)에 의해 전원전위(Vcc)레벨, 집지전원(Vss)레벨까지 증폭되고, RD 및 /RD인 RD선쌍으로 출력된다. 이 RD선쌍의 데이터는 데이터출력버퍼(C)를 통해서 외부출력핀(I/O)으로, 1레벨신호 또는 0레벨신호로서 출력된다.
상기 구성회로는 제6도의 타이밍차트에 도시한 바와 같이 동작한다. 제6도에 있어서 제6a도는 메모리셀로부터 데이터의 독출사이클을 규정하는 사이클신호(SC), 제6b도는 감지증폭기(A)로 입력되는 DQ선쌍(DQ,/DQ)의 신호, 제6c도는 감지증폭기(A)로부터 데이터출력버퍼(C)로 입력되는 RD선쌍(RD,/RD)의 신호, 제6d도는 데이터출력버퍼(C)로부터 외부출력핀(I/O)으로 출력되는 신호를 각각 도시하는 것이다.
이제, 도시되지 않은 메모리셀등으로부터 데이터의 독출이 행해지면, 그 셀등으로부터 독출신호가 t1시점에서 DQ선쌍(DQ,/DQ)에 나타난다. 이 신호는 감지증폭기(A)에 인가되고, 전원전위(Vcc)레벨과 접지전위(Vss)레벨, 즉 MOS논리레벨까지 증폭된다. 이후 t2시점에서 증폭된 신호는 감지증폭기(A)의 출력측의 RD선쌍(RD,/RD)으로 송출된다. 데이터출력버퍼(C)는 RD선쌍으로부터의 데이터를 사이클신호(SC)의 t3시점에서의 변화에 따라 t4시점에서 래치해서, 외부출력핀(I/O)으로 출력한다.
이것이 반복되어 순차 다른 메모리셀등으로부터의 데이터 독출이 행해진다. 단, 어느 메모리셀등으로부터의 데이터(RD선쌍의 데이터)를 데이터출력버퍼(C)로 읽어들인 후에는 다음 메모리셀로부터의 데이터를 출력하기전에 DQ선쌍 및 RD선쌍은 각각 t3시점에서 이퀼라이즈된다.
종래의 반도체 집적회로는 상기한 바와 같이 동작하므로, 메모리셀 또는 데이터레지스터의 정보를 DQ선쌍에 고속으로 독출할 수 있었다. 그러나, RD선쌍의 데이터를 데이터출력버퍼(C)로 전송하는 동안, 감지증폭기(A)는 RD선쌍의 데이터의 래치를 계속할 필요가 있다.
상기한 바와 같이, RD선쌍의 데이터를 데이터출력버퍼(C)로 읽어들인 후에, DQ선쌍과 RD선쌍을 각각 이퀼라이즈하고, 그후에 다음 사이클을 위한 DQ선쌍의 데이터를 감지증폭기(A)로 읽어들여 RD선쌍의 감지로 들어간다. 그러나, 사이클타임이 짧아짐에 따라, 다음 사이클의 데이터독출전에 DQ선쌍의 이퀼라이즈를 완료하는 것이 곤란하게 되어 이력이 남은 다음 사이클에서 독출불량을 일으킬 가능성이 높아진다.
특히, 멀티포트메모리의 시티얼포트와 같이, 다음 사이클에서 감지하는 번지가 결정되어 있는 경우에는 감지증폭기의 고속화와 사이클의 고속화가 감지증폭기에 의한 RD선쌍의 데이터래치 개시로부터, DQ선쌍의 이퀼라이즈종료까지에 필요한 시간으로 규제된다는 문제가 있다.
또, 종래의 회로동작까지 액세스타임과 사이클타임의 고속화를 실현하기 위해서는 감지증폭기(A)로부터 출력되는 RD선쌍의 신호의 진폭을 크게하면 좋다. 이를 위해서는 감지증폭기(A)의 구동능력을 인상할 필요가 있다. 이에 따라 출력소비가 증대하고, 또 전원노이즈에 의해 외부로부터의 입력논리레벨의 그릇된 검지를 일으키기 쉽다는 문제가 생긴다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 고속인 데이터의 액세스를 빠른 사이클타임에서 행하도록 한 반도체 집적회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명은, 데이터기억수단으로부터의 데이터를 증폭하는 감지증폭기와, 이 감지증폭기의 출력을 유지하는 데이터래치회로 및, 이 데이터래치회로에 유지된 데이터를 외부로 출력하는 데이터출력버퍼를 갖춘 반도체 집적회로에 있어서, 상기 데이터 래치회로가, 상기 데이터출력버퍼로 유지데이터를 출력하는 데이터유지회로와, 이 데이터유지회로의 입력과 전원 사이에 직렬접속된 제1P채널 MOS트랜지스터 및 제2P MOS트랜지스터를 갖추고, 상기 제1P채널 MOS트랜지스터의 게이트에 상기 감지증폭기의 출력을 공급하고, 상기 제2P채널 MOS트랜지스터의 게이트에는 래치타이밍신호를 공급함으로써 상기 래치타이밍신호의 활성후에 상기 감지증폭기의 출력을 전원전위로 설정하는 이퀼라이즈처리와, 상기 데이터 출력버퍼로의 데이터전송처리를 동시에 수행하는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 데이터기억수단으로부터의 상보데이터가 증폭수단에 의해 증폭된 후, 래치회로에 인가되고, 래치회로에서 래치된 상보데이터는 출력회로를 매개로 외부로 출력된다.
증폭수단과 출력회로간에 래치회로를 설치함으로써, 증폭수단으로부터의 출력이 래치회로에 래치된 후는 증폭수단은 그 출력상태를 유지할 필요가 없다. 이 때문에 그 래치후에 있어서는 증폭수단의 입력측의 제1상보데이터선 및 출력측의 제2상보데이터선을 이퀼라이즈해도, 영향은 없다. 즉, 데이터의 출력동작과, 다음 데이터를 취입하기 위한 동작을 병행해서 동시에 행할 수 있다. 이와 같이 동작함으로써 데이터출력이 고속으로 이루어진다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 설명한다.
제1도는 본 발명의 1실시예의 블럭도이다. 제1도에 도시한 바와 같이 감지증폭기(A)의 출력측의 RD선쌍(RD1,/RD1)이 데이터래치회로(B)에 접속되어 있고, 데이터래치회로(B)의 출력측의 RD선쌍(RD2,/RD2)이 데이터출력버퍼(C)에 인가되어 있다. 그리고, 그외의 다른 구성은 제5도와 동일하다.
제2도는 제1도의 데이터래치회로(B)의 제1구체예를 도시한 회로도로서, 감지증폭기(A)로부터의 RD선쌍(RD1,/RD1)의 신호가 각각 P형 트랜지스터(TP1,TP3)의 게이트에 입력되고, 트랜지스터(TP1)로부터의 신호는 래치신호(LATC)가 게이트입력되는 P형 트랜지스터(TP2)를 통해 인버터(InV1)와 인버터((InV2)를 역병렬접속한 데이터 유지회로(DH1)에 공급된다. 한편, 트랜지스터(TP3)의 신호는 래치신호(LATC)가 게이트입력되는 P형 트랜지스터(TP4)를 통해서 인버터((InV3)와 인버터((InV4)를 역병렬접속한 데이터유지회로(DH2)에 공급된다. 여기서, 각 데이터유지회로(DH1,DH2)의 출력은 RD선쌍(RD2,/RD2)에 공급된다.
RD선쌍(RD1,/RD1)의 신호는 래치신호(LATC)가 0레벨인 동안에 데이터래치회로(B)에 의해 샘플링되고, 래치신호(LATC)가 1레벨로 되어 있는 동안 래치되어, 즉 데이터유지회로에 유지되어 있는 신호가 RD선쌍(RD2,/RD2)으로 출력되게 된다.
제3도는 제1도의 데이터래치회로(B)의 제2구체예를 도시한 것으로, 제3도가 제2도와 다른 점은 크리어신호(CLR)가 게이트입력되는 N형 트랜지스터(TN1,TN2)를 각각 P형 트랜지스터(TP2,TP4)에 직렬접속한 점이다. 이들 트랜지스터(TN1,TN2)는 데이터교환시에 데이터출력버퍼(C)에서의 관통전류의 발생을 억제한다. 또, 이들 트랜지스터(TN1,TN2)는 데이터출력 직전에 크리어신호(CLR)가 인가되어, RD선쌍(RD2,/RD2)을 H레벨로 프리차지한다.
상기 제1도의 회로동작을 제4도의 타이밍차트에 따라서 설명한다. 여기서, 제4도는 제1도의 각 부에 있어서의 신호파형을 도시하고, 제4a도는 도시되지 않은 메모리셀로부터의 데이터의 독출사이클을 규정하는 사이클신호(SC), 제4b도는 감지증폭기(A)에 입력되는 DQ선쌍(DQ,/DQ)의 신호, 제4c도는 감지증폭기(A)로부터 데이터래치회로(B)에 출력되는 RD선쌍(RD1,/RD1)의 신호, 제4d도는 데이터래치회로(B)로부터 데이터출력버퍼(C)로 출력되는 RD선쌍(RD2,/RD2)의 신호, 제4e도는 데이터래치회로(B)로 인가되는 래치신호(LATC), 제4f도는 데이터래치회로(B)에 인가되는 크리어신호(CLR), 제4g도는 데이터출력버퍼(C)로부터 외부출력핀(I/O)으로 출력되는 신호를 각각 도시한다.
이제, 도시되지 않은 메모리셀로부터의 데이터의 독출이 행해지면, 독출된 신호가 t1시점에서 DQ선쌍(DQ,/DQ)에 나타난다. 이 신호는 감지증폭기(A)에 인가되고, 전원전위(Vcc)레벨과 접지전위(Vss)레벨, 즉 MOS논리레벨까지 증폭된다. 그리고, 증폭된 신호는 t2시점에서 감지증폭기(A)의 출력측의 RD선쌍(RD1,/RD)으로 송출된다.
래치신호(LATC)는 t2시점에서는 H레벨에 있고, 따라서 RD선쌍(RD1,/RD1)의 데이터는 데이터래치회로(B)에서 블럭(block)되어 RD선쌍(RD2,/RD2)에는 나타나지 않는다. 그후, t3시점에서 래치신호(LATC)가 L레벨로 되어, 데이터래치회로(B)가 드로우(through)됨에 따라, RD선쌍(RD1,/RD1)의 데이터가 RD선쌍(RD2,/RD2)에 t4에서 나타난다. 그후, t5시점에서 래치신호(LATC)가 H레벨로 되어 데이터래치회로(B)는 래치상태로 되고, 그 시점에서의 RD선쌍(RD1,/RD1)의 데이터가 래치되어, RD선쌍(RD2,/RD2)의 데이터는 각각 같은 상태를 유지한다. 그후, t6시점에서 DQ선쌍 및 RD선쌍(RD1,/RD1)은 이퀼라이즈되지만, 그 영향은 RD선쌍(RD2,/RD2)에는 미치지 않는다. 이후, t7시점에서의 사이클신호(SC)의 변화에 기초해서, t8시점에서 RD선쌍(RD2,/RD2)의 데이터가 데이터출력버퍼(C)에서 래치되고, 외부출력핀(I/O)으로 출력된다.
또, 데이터래치회로(B)로서 제3도의 것을 이용한 경우에는 t9시점에서 입력되는 크리어신호(CLR)에 의해 N형 트랜지스터(TN1,TN2)가 ON된다. 이에 따라, 인버터(Inv2,Inv3)의 P형 트랜지스터가 ON상태로 되고, t10시점에서 RD선쌍(RD2,/RD2)이 H레벨로 프리차지되다. 결국, 데이터출력버퍼(C)에 의한 I/O핀으로의 출력데이터의 래치후에 RD선쌍(RD2,/RD2)이 레벨 H로 프리차지된다.
상기한 바와 같이, 본 발명의 실시예에 의하면, 레지스터의 데이터나 메모리셀의 데이터의 감지결과를 래치하는 래치회로를 감지증폭기와 데이터출력버퍼사이에 설치함으로써, 감지증폭기에 의한 DQ선쌍의 데이터의 감지후, 직접 데이터출력버퍼로의 데이터전송과 DQ선쌍의 이퀼라이즈를 동시에 평행으로 실행할 수 있다. 이에 따라, 멀티포트메모리의 시리얼포트와 같이 액세스와 사이클의 고속화가 RD선쌍의 데이터래치 개시로부터 DQ선쌍의 이퀼라이즈 종료까지에 필요한 시간으로 규제된다는 문제를 해결할 수 있다. 즉, 고속액세스와 고속액세스사이클을 실현할 수 있다. 또 전력소비의 감소와 전원노이즈의 감소를 실현할 수 있다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 래치회로에서 래치된 데이터에 기초해서 데이터의 출력동작과, 다음 데이터출력을 위한 증폭수단의 입력측, 출력측의 데이터선의 이퀼라이즈를 동시에 행해서, 고속이 데이터출력을 실현할 수 있다.

Claims (2)

  1. 데이터기억수단으로부터의 데이터를 증폭하는 감지증폭기(A)와, 이 감지증폭기(A)의 출력을 유지하는 데이터래치회로(B) 및, 이 데이터래치회로(B)에 유지된 데이터를 외부로 출력하는 데이터출력버퍼(C)를 갖춘 반도체 집적회로에 있어서, 상기 데이터래치회로(B)가, 상기 데이터출력버퍼(C)로 유지데이터를 출력하는 데이터유지회로(DH1,DH2)와, 이 데이터유지회로(DH1,DH2)의 입력과 전원(Vcc) 사이에 직렬 접속된 제1P채널 MOS트랜지스터(TP1,TP3) 및 제2P채널 MOS트랜지스터(TP2,T|P4)를 갖추고, 상기 제1P채널 MOS트랜지스터(TP1,TP3)의 게이트에는 상기 감지증폭기(A)의 출력을 공급하고, 상기 제2P채널 MOS트랜지스터(TP2,TN4)의 게이트에는 래치타이밍신호(LATC)를 공급함으로써 상기 래치타이밍신호(LATC)의 활성후에 상기 감지증폭기(A)의 출력을 전원전위로 설정하는 이퀼라이즈처리와, 상기 데이터출력버퍼(C)로의 데이터전송처리를 동시에 수행하는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 데이터래치회로(B)가 데이터출력버퍼(C)로의 데이터출력후에 데이터출력버퍼(C)의 입력을 소정전위로 프리차지하는 크리어수단을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
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