KR20010082668A

KR20010082668A - 반도체 메모리 장치

Info

Publication number: KR20010082668A
Application number: KR1020010007554A
Authority: KR
Inventors: 마츠이요시노리; 이케다히로아키
Original assignee: 니시가키 코지; 닛뽄덴끼 가부시끼가이샤
Priority date: 2000-02-16
Filing date: 2001-02-15
Publication date: 2001-08-30
Also published as: DE10107427A1; DE10107427B4; US6522590B2; JP2001229692A; JP3457611B2; TW501141B; US20010040830A1; KR100423768B1

Abstract

하나의 데이터 전송 버스 라인을 공유하는 리던던시용 메모리 셀 클러스터를 사용하여 다수의 결함에 대한 결함 복구를 수행하여, 향상된 복구율을 제공하는 반도체 메모리 장치. 상기 반도체 메모리 장치는 주메모리, 캐시 메모리로서 기능하는 부메모리, 및 다수의 데이터 전송 버스 라인으로 형성되고, 이들은 상기 주메모리와 상기 부메모리 사이에서 양방향으로 데이터가 전송될 수 있도록 구성되며; 상기 부메모리에 대한 어드레스 신호(부메모리 칼럼 선택 신호(SYm)) 및 상기 어드레스에 대응하는 상기 주메모리의 어드레스 신호(주메모리 로우 선택 신호(DXn 및 뱅크 선택 신호(BS))에 기초하여 상기 주메모리에 위치된 결함에 대한 결함 복구를 수행한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

발명의 배경

발명의 분야

본 발명은 DRAM과 같은 주메모리가 형성된 반도체 기판과 동일한 반도체 기판 상에서 캐시 메모리로서 SRAM(스태틱 RAM)과 같은 부메모리가 사용되며, 주메모리와 부메모리 사이에 양방향 데이터 전송 버스 라인을 구성하는 것이 가능한 반도체 메모리 장치에 관한 것이다. 특히, 본 발명은 주메모리에서의 결함 복구를 수행하는 리던던시 구성(redundancy configurations)에 관한 것이다.

관련 기술의 설명

일반적으로, 컴퓨터 시스템에 사용되는 메모리 장치(주메모리)로서 비교적 저속이고 저렴한 대용량의 반도체 장치가 사용되지만, 종종 범용 DRAM(다이나믹 RAM)은 사용자의 요구를 충족시키지 못한다. 최근, 컴퓨터 시스템의 속도를 증가시키기 위해서(특히 MPU를 증가시키기 위해서), 주메모리를 형성하는 DRAM의 속도를 증가시키기 위한 노력이 시도되어 왔다. 그러나, 이것만으로는 MPU(마이크로프로세서 유닛)의 속도를 증가시키는데 충분하지 못하기 때문에, MPU와 주메모리 사이에 부메모리로서 고속의 메모리 영역을 구성하는 것이 일반적이었다. 캐시 메모리로도칭해지는 이러한 형태의 부메모리로서는 고속의 SRAM(스태틱 RAM)과 ECLRAM(emitter coupled logic RAM; 에미터 결합 논리 RAM)이 일반적으로 사용되어 왔다.

이 부메모리는 MPU의 외부에 장착되거나 또는 MPU 내에 통합될 수 있지만, 동일한 기판에 장착된 DRAM으로 형성된 주메모리와 SRAM으로 형성된 부메모리를 갖는 반도체는 최근에 알려졌으며, 예를 들면, 일본 특개평 제 11-64094호(일본 특원 2000-260197호)에 개시되어 있다. 이러한 반도체 메모리 장치에서의 종래의 기술에 있어서, 데이터 전송 버스 라인은 부메모리의 메모리 셀 어레이(sub-memory-memory cell array)와 주메모리의 메모리 셀 어레이(main memory-memory cell array)를 접속하기 위해 사용되며 이들 데이터 전송 버스 라인을 통해 메인 메모리와 부메모리를 직접적으로 접속하는 것이 가능하다.

이러한 형태의 반도체 메모리 장치가 도 2를 참조하여 간단하게 요약될 것이다. 도 2에 도시된 반도체 메모리 장치는 주메모리를 형성하는 주메모리의 메모리 셀 어레이(110-1 내지 110-4), 및 부메모리를 형성하는 부메모리의 메모리 셀 어레이(120-1 및 120-2)로 구성되며, ×8 동기 인터페이스(synchronous interface)를 포함한다. 이 예에 있어서, 주메모리는 두 개의 뱅크로 형성되는데, 메인 메모리의 메모리 셀 어레이(110-1)와 메인 메모리의 메모리 셀 어레이(110-4)는 뱅크 A를 형성하고, 메인 메모리의 메모리 셀 어레이(110-2)와 메인 메모리의 메모리 셀 어레이(110-3)는 뱅크 B를 형성한다.

또한, 512 데이터 전송 버스 라인(TBL(TBL1 내지 TBL512))이 메인 메모리의메모리 셀 어레이(110-1 및 110-2), 및 부메모리의 메모리 셀 어레이(120-1)을 가로지르도록 구성된다. 이들 데이터 전송 버스 라인(TBL)은 메인 메모리의 메모리 셀 클러스터와 부메모리의 메모리 셀 클러스터 사이에서 데이터의 전송을 용이하게 하며, 따라서, 예를 들면, 부메모리 셀 클러스터의 한 칼럼의 데이터는 하나의 데이터 전송 버스 라인을 통해 주메모리 셀 클러스터의 네 개의 칼럼으로 전송될 수 있다. 데이터 전송 버스 라인(TBL; TBL513 내지 TBL1024)은 동일한 방식으로 구성되어, 메인 메모리의 메모리 셀 어레이(110-3 및 110-4)와 부메모리의 메모리 셀 어레이(120-2)을 가로지른다. 이 예에 있어서, 전송 데이터의 1024 비트가 데이터 전송 버스 라인(TBL1 내지 TBL1024)을 통해 한 번에 전송될 수 있다.

여기서, 상기 언급된 구성으로 형성된 반도체 메모리 장치에 있어서, 주메모리의 메모리 셀 어레이와 부메모리의 메모리 셀 어레이의 각각에 형성된 리던던시용(redundant) 메모리 셀 어레이가 존재한다. 데이터 전송 버스 라인은 정상적인 메모리 셀 클러스터가 접속되는 것과 동일한 방식으로 리던던시용 주메모리의 메모리 셀 어레이의 메모리 셀 클러스터와 리던던시용 부메모리의 메모리 셀 어레이의 메모리 셀 클러스터를 접속한다.

또한, 메인 메모리의 메모리 셀 어레이에서 결함 복구를 수행할 때, 데이터 전송 버스 라인을 따른 메모리 셀 클러스터를 단위로 하여, 주메모리의 메모리 셀 어레이와 부메모리의 메모리 셀 어레이의 각각의 메모리 셀 클러스터는 한꺼번에 리던던시용 메모리 셀 클러스터에 의해 치환된다.

그러나, 이 기술에 따르면, 데이터 전송 버스 라인을 따른 메모리 셀 클러스터가 치환되기 위해서는, 한 지점의 결함 복구에 대해서, 데이터 전송 버스 라인을 따른 모든 리던던시용 메모리 셀 클러스터가 사용되어야 하기 때문에, 복구 효율을 저하시킨다.

본 발명은 상기의 문제점을 감안한 것으로, 향상된 복구 속도로 다수의 결함을 복구하기 위해 데이터 전송 버스 라인을 따른 리던던시용 메모리 셀 클러스터를 사용할 수 있는 반도체 메모리 장치를 제공하는 것이다.

상기의 문제점을 해결하기 위해서, 본 발명은 다음과 같은 구조를 갖는다. 즉, 본 발명의 청구항 1에 따른 반도체 메모리 장치는 주메모리(예를 들면, 하기에 설명될 주메모리(101)에 대응하는 구성 요소), 부메모리(예를 들면, 하기에 설명될 부메모리(102)에 대응하는 구성 요소), 및 데이터 전송 버스 라인(예를 들면, 하기에 설명될 데이터 전송 버스 라인(TBL)에 대응하는 구성 요소)으로 구성되며, 상기 데이터 전송 버스 라인을 통해 상기 주메모리와 상기 부메모리 사이에서 양방향 데이터 전송이 발생할 수 있도록 구성된 반도체 메모리 장치이다. 이 반도체 메모리 장치는, 판독 또는 기록 동작 동안, 외부 구성 요소에 의해 부메모리에서 지정된 데이터 대응하는 주메모리의 어드레스(예를 들면, 하기에 설명될 주메모리 로우 선택 신호(DXn)에 대응하는 신호 성분)를 참조함으로써, 피치환 어드레스를 판정하고, 상기 판정에 기초하여 상기 주메모리에 위치된 결함에 대한 결함 복구를 수행하는 리던던시용 회로를 더 포함한다. 이 리던던시용 회로는, 예를 들면, 하기에 설명될 리던던시용 주메모리의 메모리 셀 어레이(DMAR), 리던던시용 데이터 전송버스 라인(TBLR1 및 TBLR2), 리던던시용 부메모리의 메모리 셀 어레이(SMAR), 여분의 글로벌 데이터 입/출력 라인(GIOR), 리던던시용 데이터 입/출력 라인(SIOR), 여분에 데이터 입력 라인 접속 회로(155R1 및 155R2), 리던던시용 판독/기록 증폭기(153R), 및 피치환 어드레스 판정 회로(2001 및 2002)에 대응하는 구성 요소를 포함한다.

또한, 본 발명의 청구항 2에 따른 반도체 메모리 장치는 주메모리(예를 들면, 하기에 설명될 주메모리(101)에 대응하는 구성 요소), 부메모리(예를 들면, 하기에 설명될 부메모리(102)에 대응하는 구성 요소), 및 다수의 데이터 전송 버스 라인(예를 들면, 하기에 설명될 데이터 전송 버스 라인(TBL)에 대응하는 구성 요소)으로 구성되며, 상기 주메모리와 상기 부메모리 사이에서 양방향으로 데이터가 전송될 수 있도록 구성된 반도체 메모리 장치이다. 이 반도체 메모리 장치는 리던던시용 회로를 더 포함하는데, 이 회로는 판독 또는 기록 동안 외부 구성 요소에 의해 상기 부메모리에서 지정된 어드레스(예를 들면, 하기에 설명될 부메모리 칼럼 선택 신호(SYm)에 대응하는 신호 요소)와 상기 어드레스에 대응하는 상기 주메모리의 어드레스(하기에 설명될 주메모리 선택 신호(DXn)에 대응하는 신호 요소)에 기초하여 피치환 어드레스를 판정하고, 그 다음 상기 판정의 결과에 기초하여 상기 주메모리에 위치된 결함에 대한 결함 복구를 수행한다. 이 리던던시용 회로는, 예를 들면, 하기에 설명될 리던던시용 주메모리 셀 어레이(DMAR), 리던던시용 데이터 전송 버스 라인(TBLR1 및 TBLR2), 리던던시용 부메모리의 메모리 셀 어레이(SMAR), 리던던시용 글로벌 데이터 입/출력 라인(GIOR), 리던던시용 데이터 입/출력라인(SILR), 리던던시용 데이터 입력 라인 접속 회로(155R1 및 155R2), 리던던시용 판독/기록 증폭기(153R), 및 피치환 어드레스 판정 회로(2001 및 2002)에 대응하는 구성 요소를 포함한다.

또한, 본 발명의 청구항 3에 따른 반도체 장치는, 청구항 1 또는 청구항 2에서 언급된 반도체 메모리 장치에 있어서, 상기 리던던시용 회로가 상기 주메모리에 형성된 적어도 하나의 리던던시용 주메모리의 메모리 셀 어레이(예를 들면, 하기에 설명될 리던던시용 주메모리의 메모리 셀 어레이(DMAR)에 대응하는 구성 요소)와; 상기 부메모리에 형성된 적어도 하나의 리던던시용 부메모리의 메모리 셀 어레이(예를 들면, 하기에 설명될 리던던시용 부메모리의 메모리 셀 어레이(SMAR)에 대응하는 구성 요소)와; 상기 리던던시용 주메모리의 메모리 셀 어레이와 상기 리던던시용 부메모리의 메모리 셀 어레이를 접속시키며, 상기 리던던시용 주메모리의 메모리 셀 어레이와 상기 리던던시용 부메모리의 메모리 셀 어레이 사이에서 양방향으로 데이터가 전송될 수 있도록 구성된 리던던시용 전송 데이터 버스 라인(예를 들면, 하기에 설명될 리던던시용 데이터 전송 버스 라인(TBLR1 및 TBLR2)에 대응하는 구성 요소); 및 상기 피치환 어드레스를 판정하는 적어도 하나의 피치환 어드레스 판정 소자(예를 들면, 하기에 설명될 피치환 어드레스 판정 회로(2001 및 2002)에 대응하는 구성 요소)를 포함한다. 이 리던던시용 회로는 상기 피치환 어드레스 판정 소자에 의한 상기 판정의 결과에 기초하여 상기 리던던시용 부메모리의 메모리 셀 어레이를 선택한다.

또한, 본 발명의 청구항 4에 따른 반도체 메모리 장치는, 청구항 1 또는 청구항 2에서 언급된 반도체 메모리 장치에 있어서, 상기 주메모리의 어드레스는, 상기 주메모리에 형성되며 상기 데이터 전송 버스선을 공유하는 메모리 셀 클러스터를 다수의 그룹으로 분할하고, 상기 다수의 그룹 중 어느 하나를 지정하는 어드레스(예를 들면, 하기에 설명될 주메모리 로우 선택 신호(DXn), 뱅크 선택 신호(BS), 및 세그먼트 선택 신호(SEG1 내지 SEG4)에 대응하는 신호 요소)이다.

또한, 본 발명의 청구항 5에 따른 반도체 메모리 장치는, 청구항 4에서 언급된 반도체 메모리 장치에 있어서, 상기 주메모리의 어드레스는 상기 주메모리의 소정의 로우를 선택하는 어드레스(예를 들면, 하기에 설명될 주메모리 로우 선택 신호(DXn)에 대응하는 신호 요소)이다.

또한, 본 발명의 청구항 6에 따른 반도체 메모리 장치는, 청구항 4에서 언급된 반도체 메모리 장치에 있어서, 상기 주메모리의 어드레스는 상기 주메모리의 소정의 뱅크를 선택하는 어드레스(예를 들면, 하기에 설명될 뱅크 선택 신호(BS)에 대응하는 신호 요소)이다.

또한, 본 발명의 청구항 7에 따른 반도체 메모리 장치는, 청구항 4에서 언급된 반도체 메모리 장치에 있어서, 상기 주메모리의 어드레스는 상기 주메모리의 소정의 세그먼트를 선택하는 어드레스(예를 들면, 하기에 설명될 세그먼트 선택 신호(SEG1 내지 SEG4)에 대응하는 신호 요소)이다.

또한, 본 발명의 청구항 8에 따른 반도체 메모리 장치는, 청구항 1 또는 청구항 2에서 언급된 반도체 메모리 장치에 있어서, 상기 주메모리의 어드레스를 유지하여 상기 리던던시용 회로에 공급하는 유지 회로(예를 들면, 하기에 설명될 주메모리 어드레스 정보 유지 회로(3000)에 대응하는 구성 요소)를 더 포함한다.

도 1은 본 발명의 제 1의 실시예에 따른 반도체 메모리 장치를 전체 구성을 개략적으로 도시하는 블록도.

도 2는 본 발명의 제 1의 실시예에 따른 반도체 메모리 장치의 칩 전체의 레이아웃을 도시하는 개략도.

도 3은 본 발명의 제 1의 실시예에 따른 주메모리 내의 메모리 셀 어레이를 둘러싸는 영역의 구성을 상세하게 도시하는 도면.

도 4는 본 발명의 제 1의 실시예에 따른 주메모리 내의 리던던시용 메모리 셀 어레이에 대한 보통의 메모리 셀 어레이의 배치도.

도 5는 본 발명의 제 1의 실시예에 따른 부메모리를 형성하는 메모리 셀 어레이와 그 주변 영역의 구성을 도시하는 도면도.

도 6은 본 발명의 제 1의 실시예에 따른 부메모리의 메모리 셀의 구성을 도시하는 도면.

도 7은 본 발명의 제 1의 실시예에 따른 부메모리 내의 리던던시용 메모리 셀 어레이에 대한 보통의 메모리 셀 어레이의 배치도.

도 8은 본 발명의 제 1의 실시예에 따른 피치환 어드레스를 판정하기 위한 판정 회로의 구성의 예를 도시하는 도면.

도 9는 본 발명의 제 1의 실시예에 따른 리던던시용 회로에 의해 복구될 영역을 도시하는 도면.

도 10은 본 발명의 제 1의 실시예에 따른 부메모리에 입력 신호의 설정 조건을 나타내는 표를 도시하는 도면.

도 11a 및 도 11b는 본 발명의 제 1의 실시예에 따른 부메모리에 입력될 신호의 타이밍을 나타내는 타이밍도.

도 12는 본 발명의 제 2의 실시예에 따른 주메모리 어드레스 정보 유지 회로의 구조를 도시하는 블록도.

도 13은 본 발명의 제 2의 실시예에 따른 주메모리 어드레스 정보 유지 회로 내의 레지스터 회로의 일반적인 구조를 개략적으로 도시하는 블록도.

도 14는 본 발명의 제 2의 실시예에 따른 레지스터 회로의 상세한 구조를 도시하는 블록도.

도 15는 본 발명의 제 2의 실시예에 따른 부메모리에 입력될 신호의 타이밍을 나타내는 타이밍도.

도 16은 본 발명의 제 1의 실시예에 따른 주메모리 어드레스 정보 유지 회로의 동작을 설명하는 타이밍도.

♠도면의 주요 부분에 대한 부호의 설명♠

100 : 반도체 메모리 장치

101 : 주메모리

102 : 부메모리

110: 주메모리의 메모리 셀 어레이

111 : 뱅크 선택 회로

113 : 주메모리 로우 제어기

114 : 주메모리 로우 디코더

115 : 주메모리 칼럼 제어기

116 : 주메모리 칼럼 디코더

120 : 부메모리의 메모리 셀 어레이

121 : 부메모리 로우 제어기

122 : 부메모리 로우 디코더

123 : 부메모리 칼럼 제어기

124 : 부메모리 칼럼 디코더

150 : 동작 제어 회로

160 : 데이터 제어기

1551, 1552 : 데이터 입/출력 라인 접속 회로(보통용)

155R1, 155R2 : 데이터 입출력 라인 접속 회로(리던던시용)

153 : 판독/기록 증폭기(보통용)

153R : 판독/기록 증폭기(리던던시용)

1500 : 데이터 입/출력 회로

2001,2002 : 피치환 어드레스 판정 회로

2001A 내지2001D : 피치환 어드레스 검출기

2001E : OR-게이트 회로

3000 : 주메모리 어드레스 정보 유지 회로

3100 : 래치 신호 발생 회로

3200, 3300 : 래치 회로

3400 : 레지스터 회로

3410 내지 3415 : 레지스터

3410A, 3410F : 스위치 제어 신호 발생 회로

3410B, 3410C, 3410G, 3410E, 3410J : 전송 스위치

3410D : 로우 어드레스 유지 회로

3410H : 뱅크 어드레스 유지 회로

DMA : 주메모리의 메모리 셀 어레이(보통용)

DMAR : 주메모리의 메모리 셀 어레이(리던던시용)

SMA : 부메모리의 메모리 셀 어레이(보통용)

SMAR : 부메모리의 메모리 셀 어레이(리던던시용)

SELR1, SELR1 : 리던던시용 칼럼 선택 신호

TBL, TBL1 내지 TBL1024 : 데이터 전송 버스 라인(보통용)

TBLR1, TBLR2 : 데이터 전송 버스 라인(리던던시용)

SIO1, SIO2 : 로컬 데이터 입/출력 라인 (보통용)

SIOR1, SIOR2 : 로컬 데이터 입/출력 라인(리던던시용)

GIO : 글로벌 데이터 입/출력 라인(보통용)

GIOR : 글로벌 데이터 입/출력 라인(리던던시용)

(제 1의 실시예)

본 발명에 따른 반도체 장치의 전체 개략도가 도 1에 도시된다. 도 1에 도시된 바와 같이, 반도체 메모리 장치(100)는 주메모리(101); 부메모리(102); 데이터 전송 버스 라인(TBL); 외부 신호를 수신하고 적절한 내부 어드레스 신호(iA0 내지 iA13)를 생성함으로써 상기 장치의 내부 동작을 제어하는 동작 제어기(150); 및 외부 구성 요소로의/로부터의 데이터의 입/출력을 제어하는 데이터 제어기(160)를 포함한다. 상기 반도체 메모리 장치(100)는 데이터 전송 버스 라인(TBL)을 통해 주메모리(101)와 부메모리(102) 사이에서 양방향 데이터 전송이 가능하도록 형성된다. 데이터 전송 버스 라인(TBL) 각각은 상보 데이터를 전송하는 한 쌍의 버스 라인으로 형성된다. 하기의 설명에서, 데이터 전송 버스 라인은 한 쌍의 버스 라인을 나타낸다.

제 1의 실시예에서, 주메모리(101)는 두 뱅크(뱅크 A 및 뱅크 B)에 64Mb의 동기 DRAM(다이나믹 RAM)을 포함하며, 부메모리(102)는 ×8비트 구조의 동기 인터페이스를 갖는 16Kb의 SRAM(스태틱 RAM)을 포함한다. 여기서 "다이나믹 RAM"과 "스태틱 RAM"은 데이터 저장 형태를 나타내는 것이며, 상업적으로 이미 만들어진 메모리와 동일한 구조를 갖는 것을 의미하는 것은 아니다. 또한, 제 1의 실시예에 있어서, DRAM은 주메모리용이며 SRAM은 부메모리용이지만, 본 발명은 이에 제한되지 않으며, 다른 형태의 메모리가 사용될 수도 있다.

반도체 메모리 장치(100)는 주메모리(101) 내의 결함을 복구하기 위한 리던던시용 회로(결함 복구 회로)를 더 포함하는데, 이것은 하기에 설명될 것이다. 이들 리던던시용 회로는, 판독 또는 기록 동작 동안, 외부 구성 요소에 의해 지정된 부메모리(102)의 데이터에 대응하는 주메모리(101)의 어드레스를 참조함으로써 어느 어드레스가 치환되어야 하는 지를 판정하고, 판정 결과에 기초하여, 주메모리(101)의 결함을 복구한다. 또한, 이들 리던던시용 회로는, 판독 또는 기록 동작 동안, 외부 구성 요소에 의해 부메모리(102)에서 지정된 어드레스와 상기 부메모리(102)에서 지정된 어드레스에 대응하는 주메모리의 어드레스에 기초하여 어느 어드레스가 치환되어야 하는 지를 판정함으로써 주메모리(101)에서 결함 복구를 수행하는 것이라고도 말할 수 있다.

주메모리(101)는 두 뱅크(뱅크 A 및 뱅크 B)를 갖는 매트릭스 형태로 정렬된 64Mb의 다이나믹 메모리 셀을 포함하는 주메모리의 메모리 셀 어레이(110)와; 뱅크 A 또는 뱅크 B 중 어느 하나를 선택하는 뱅크 선택기(111)와; 주메모리의 메모리 셀 어레이(110)에서 로우와 뱅크를 선택하는 회로의 열인 주메모리 로우 제어기(113) 및 주메모리 로우 디코더(114); 및 주메모리의 메모리 셀 어레이(110)의 소정의 칼럼으로 형성된 세그먼트(하기에 설명됨)를 선택하는 회로의 열인 주메모리 칼럼 제어기(115) 및 주메모리 칼럼 디코더(116)를 포함한다.

뱅크 선택기(111)는 뱅크 어드레스 신호(iAD13(A13))에 기초하여 메모리 셀 어레이 내에서 뱅크 A 또는 뱅크 B를 선택하고 이것을 데이터 전송 버스 라인(TBL)과 접속시킨다. 주메모리 로우 제어기(113)는 내부 어드레스 신호(iA0 내지 iA13)를 수신하고 주메모리 로우 선택 신호(iADR0 내지 iADR12) 및 뱅크 어드레스 신호(iAD13)를 생성한다. 주메모리 로우 디코더(114)는 주메모리 로우 선택 신호(iADR0 내지 iADR12)와 뱅크 어드레스 신호(iAD13)를 수신하고 대응하는 로우의 워드 라인(DWL)을 선택한다. 주메모리 칼럼 제어기(115)는 내부 어드레스(iA0 내지 iA1)를 수신하고 세그먼트 어드레스 신호(iADC0 및 iADC1)를 생성한다. 주메모리 칼럼 디코더(116)는 세그먼트 어드레스 신호(iADC0 및 iADC1)를 수신하고, 대응하는 칼럼을 선택하며, 소정의 세그먼트(하기에 설명됨)를 선택하기 위한 세그먼트 선택 신호(SEG; SEG1 내지 SEG4)를 생성한다.

부메모리(102)는 매트릭스 형태로 정렬된 16Kb의 스태틱 메모리 셀을 포함하는 부메모리의 메모리 셀 어레이(120)와; 상기 부메모리의 메모리 셀 어레이(120)에서 소정의 로우를 선택하는 회로의 열인 부메모리 로우 제어기(121)와 부메모리 로우 디코더(122); 및 부메모리의 메모리 셀 어레이(120)에서 소정의 칼럼을 선택하는 회로의 열인 부메모리 칼럼 제어기(123) 및 부메모리 칼럼 디코더(124)를 포함한다.

부메모리 로우 제어기(121)는 내부 어드레스 신호(iA8, iA9, iA11 및 iA12)를 수신하고, 부메모리 로우 선택 신호(iASR8, iASR9, iASR11, 및 iASR12)를 생성한다. 부메모리 로우 디코더(122)는 부메모리 로우 선택 신호(iASR8, iASR9, iASR11 및 iASR12)를 수신하여 부메모리의 메모리 셀 어레이(120)에서 대응하는 로우를 선택한다. 부메모리 칼럼 디코더(123)는 내부 어드레스 신호(iA0 내지 iA6)를 수신하여 부메모리 칼럼 선택 신호(iASC0 내지 iASC6)를 생성한다. 부메모리 칼럼디코더(124)는 부메모리 칼럼 선택 신호(iASC0 내지 iASC6)를 수신하여 부메모리의 메모리 셀 어레이(120)에서 대응하는 칼럼을 선택한다.

다음에, 외부 구성 요소로부터 반도체 메모리 장치(100)에 전송되는 신호 및 기본 동작을 제어하기 위한 주요한 명령이 간략히 설명될 것이다. 클록 신호(CLK)는 다른 모든 신호가 기초하는 표준 신호이다. 칩 선택기 신호(/CS)는 다른 신호가 수신되어야 하는지의 여부를 판정하는 신호이다. 로우 어드레스 스트로브 신호(row address strobing signal; /RAS), 칼럼 어드레스 스트로브 신호(/CAS), 및 기록 인에이블 신호(/WE)는 서로 조합되며 판독 및 기록과 같은 동작을 제어하는 제어 신호이다. 어드레스 신호(A0 내지 A13)(이들 중 A7 신호는 사용되지 않는다)는 주메모리(101)와 부메모리(102) 내에서 소정의 데이터의 위치를 지정하는 신호이다. 데이터 마스크 신호(DQM)는 그 비트 카운트에 기초하여 데이터의 입력 또는 출력을 무효화(마스크)하기 위한 신호이다. 데이터 신호(DQ0 내지 DQ7)는 반도체 메모리 장치로/로부터 입/출력되는 데이터의 신호이다.

도 1에는 구체적으로 도시되지 않았지만, 상기 신호에 부가하여, 기본 기능을 제어하기 위해 외부 구성 요소로부터 입력되는 여러 명령(CMD)이 존재한다. 예를 들면, 판독 명령은 부메모리(102)로부터 외부 구성 요소로 데이터(DQ0 내지 DQ7)를 판독해내기 위한 명령이다. 이 명령 내에서, 어드레스 신호(A8, A9, A11, 및 A12)는 부메모리(102)의 소정의 로우의 어드레스를 지정한다. 기록 명령은 부메모리(102)로 데이터(DQ0 내지 DQ7)를 기록하기 위한 명령이다. 이 명령 내에서, 어드레스 신호(A8, A9, A11 및 A12)는 부메모리(102)의 소정의 로우의 어드레스를 지정하고, 어드레스 신호(A0 내지 A6)는 부메모리(102)의 소정의 칼럼의 어드레스를 지정한다.

프리페치 명령(pre-fetch command)은 주메모리(101)로부터 부메모리(102)로 데이터를 전송하는 명령이다. 이 명령 내에서, 어드레스 신호(A8, A9, A11, 및 A12)는 부메모리(102)의 소정의 로우의 어드레스를 지정하고, A0 및 A1은 주메모리(101)의 소정의 칼럼의 어드레스(또는 세그먼트 어드레스)를 지정하며, 어드레스 신호(A13)는 소정의 뱅크를 선택하기 위한 어드레스(뱅크 어드레스)를 지정한다.

리스트 명령은 부메모리(102)로부터 주메모리(101)로 데이터를 전송하는 명령이다. 이 명령 내에서, 어드레스 신호(A8, A9, A11 및 A12)는 전송원(transfer-origin)인 부메모리(102)의 소정의 로우의 어드레스를 지정하고, 어드레스 신호(A0 및 A1)는 전송 목적지인 주메모리(101)의 소정의 칼럼의 어드레스(또는 세그먼트 어드레스)를 지정하며, 어드레스 신호(A0 내지 A12)는 전송 목적지인 주메모리(101)의 소정의 로우의 어드레스를 지정하며, 어드레스 신호(A13)는 소정의 뱅크를 선택하기 위한 어드레스(또는 뱅크 어드레스)를 지정한다.

활성화 명령(activation command)은 주메모리(101)의 뱅크 중 하나의 뱅크를 활성화하는 명령이고, 하나의 뱅크 내의 메모리 셀의 하나의 로우를 선택하여, 그 데이터를 증폭한다. 이 명령 내에서, 어드레스 신호(A13)는 주메모리(101)의 소정의 뱅크를 선택하기 위한 어드레스이며, 어드레스 신호(A0 내지 A12)는 주메모리(101)의 소정의 로우의 어드레스를 지정한다.

도 2는 본 발명의 제 1의 실시예에 따른 반도체 메모리 장치의 칩의 전체적인 레이아웃을 개략적으로 도시하는 도면이다. 도 2에 도시된 바와 같이, 도 1에 도시된 주메모리의 메모리 셀 어레이(110)에 대응하는 주메모리의 메모리 셀 어레이(110-1 내지 110-4)와; 도 1의 부메모리의 메모리 셀 어레이(120)에 대응하는 부메모리의 메모리 셀 어레이(120-1 및 120-2); 및 도 1의 뱅크 선택기(111)에 대응하는 뱅크 선택기(111-1 내지 111-4)가 칩 상에 위치된다.

본 실시예에 있어서, 주메모리의 메모리 셀 어레이(110-1 및 110-4)는 뱅크 A를 형성하고, 주메모리의 메모리 셀 어레이(110-2 및 110-3)는 뱅크 B를 형성한다. 주메모리의 메모리 셀 어레이(110-1 내지 110-4) 각각은 8192로우×2048칼럼의 매트릭스 형태로 정렬된 16M의 다이나믹 메모리로 형성되며, 메모리 셀 블록(DMB1 내지 DMB16)으로 분할되어 있다. 주메모리 로우 디코더(114-1 내지 114-4)는 각각 주메모리의 메모리 셀 어레이(110-1 내지 110-4)에 형성되며, 도 1에 도시된 주메모리 로우 디코더(114)를 형성한다.

부메모리의 메모리 셀 어레이(120-1)는 주메모리의 메모리 셀 어레이(110-1 및 110-2) 사이에 형성되며, 512로우×16칼럼의 매트릭스 형태로 정렬된 8Kb의 스태틱 메모리 셀(SMC)을 포함한다. 부메모리 로우 디코더(122-1) 및 부메모리 칼럼 디코더(124-1)는 부메모리의 메모리 셀 어레이(120-1) 내에 형성된다.

마찬가지로, 부메모리 셀 어레이(120-2)는 주메모리의 메모리 셀 어레이(110-3 및 110-4) 사이에 형성되며; 부메모리 로우 디코더(122-2) 및 부메모리 칼럼 디코더(124-2)는 부메모리의 메모리 셀 어레이(120-2) 내에 형성된다. 부메모리 로우 디코더(122-1 및 122-2)는 도 1에 도시된 부메모리 로우 디코더(122)를 형성하며, 부메모리 칼럼 디코더(124-1 및 124-2)는 도 1에 도시된 부메모리 칼럼 디코더(124)를 형성한다.

또한, 부메모리의 메모리 셀 어레이(120-1)의 칼럼에 대응하는 전송 데이터 버스 라인(TBL1 내지 TBL512)은 주메모리의 메모리 셀 어레이(110-1)(뱅크 A), 부메모리의 메모리 셀 어레이(120-1), 및 주메모리의 메모리 셀 어레이(110-2)(뱅크 B)를 가로지르도록 배치되고; 뱅크 선택기(111-1 및 111-2)는 이들 데이터 전송 버스 라인의 상부에 삽입된다.

데이터 전송 버스 라인(TBL1 내지 TBL512)은 이들이 주메모리 로우 디코더(114-1 또는 114-2)에 의해 선택된 주메모리의 메모리 셀 클러스터, 및 부메모리 로우 디코더(122-1) 및 부메모리 칼럼 디코더(124-1)에 의해 선택된 부메모리의 메모리 셀 클러스터 사이에서 데이터를 직접적으로 전송하도록 형성된다. 뱅크 선택기(111-1 또는 111-2)에 의해 한 뱅크의 소정의 메모리 셀 클러스터가 선택되고, 어드레스 신호(A13)에 기초하여, 적절한 부메모리의 메모리 셀 클러스터에 접속된다.

마찬가지로, 부메모리의 메모리 셀 어레이(120-2)의 칼럼에 대응하는 전송 데이터 버스 라인(TBL513 내지 TBL1024)은 주메모리의 메모리 셀 어레이(110-3)(뱅크 B), 부메모리의 메모리 셀 어레이(120-2), 및 주메모리의 메모리 셀 어레이(110-4)(뱅크 A)를 가로지르도록 배치되고; 뱅크 선택기(111-3 및 111-4)는 이들 데이터 전송 버스 라인의 상부에 삽입된다.

하기에 상술되는 바와 같이, 4개의 감지 증폭기(DSA)는, 예를 들면, 주메모리의 메모리 셀 어레이(110-1)를 형성하는 메모리 셀 블록(DMB1 내지 DMB16) 각각에 형성되며, 4개의 칼럼분의 메모리 셀(8192셀×4칼럼)이 이들 감지 증폭기를 통해 접속된다. 또한, 부메모리의 메모리 셀 어레이의 한 칼럼분의 메모리 셀(16셀)은 데이터 전송 버스 라인의 한 라인에 의해 접속된다.

뱅크 A의 주메모리의 메모리 셀 어레이(110-1 또는 110-4) 또는 뱅크 B의 주메모리의 메모리 셀 어레이(110-2 또는 110-3)의 하나는 뱅크 선택기(111-1 내지 111-4)에 의해 데이터 전송 버스 라인(TBL1 내지 TBL1024)에 선택되고, 전체 1024 비트의 데이터는 부메모리(102) 및 주메모리(101)의 뱅크 A 또는 뱅크 B의 어느 하나 사이에서 동시에 전송된다.

이 때, 부메모리(102)에서, 부메모리 로우 디코더(122)에 의해 선택된 부메모리의 메모리 셀 어레이(120)에서 동일한 라인을 따른 1024(512칼럼×2) 메모리 셀 각각은 그들 각각의 데이터 전송 버스 라인(TBL1 내지 TBL1024)에 접속된다. 또한, 주메모리(101)에서, 주메모리 로우 디코더(114)에 의해 선택된 주메모리의 메모리 셀 어레이(110)에서 동일한 라인을 따른 1024(512칼럼×2) 메모리 셀은 4개의 감지 증폭기(DSA) 중 하나의 감지 증폭기(4개의 감지 증폭기 중 어느 것이 선택되는지는 어드레스 신호(A0 및 A1)에 의해 결정된다)에 접속된 라인을 따른 메모리 셀이며, 이들 각각은 그들 각각의 데이터 전송 라인(TBL1 내지 TBL1024)에 접속된다. 결과적으로, 주메모리(101)와 부메모리(102) 사이에서 1024 비트의 데이터를 동시에 전송하는 것이 가능하다.

하기의 설명에서, 주메모리(101)의 소정의 메모리 셀 클러스터에 저장되며 어드레스 신호(A0 및 A1)에 기초하여 선택되는 1024 비트의 데이터 세트는 세그먼트로 칭해지며; 어드레스 신호(A8, A9, A11 및 A12)에 기초하여 선택된 부메모리(102)의 대응하는 1024 비트의 데이터를 포함하는 메모리 셀 클러스터는 채널로 칭해진다. 제 1의 실시예에 있어서, 부메모리(102)가 16로우×1024칼럼의 부메모리의 메모리 셀 어레이(120)를 포함하기 때문에, 어드레스 신호(A0 및 A1)에 의해 선택된 채널을 통해 어드레스 신호(A8, A9, A11 및 A12)에 의해 선택된 한 세그먼트의 데이터(1024 비트)를 동시에 전송하는 것이 가능하며; 따라서, 세그먼트 선택 신호(SEG1 내지 SEG4)를 차례로 인가함으로써, 네 개의 연속적인 세그먼트를 전송하는 것이 가능하다.

도 3에는, 주메모리(101)의 메모리 셀 어레이를 형성하는 메모리 셀 블록(DMB1)의 데이터 전송 버스 라인(TBL1) 주위 영역의 일 예와, 그 주변 영역이 도시된다. 도 3에 도시된 바와 같이, 데이터 전송 버스 라인(TBL1)은 감지 증폭기(DSA1 내지 DSA4)에 접속되는데, 상기 감지 증폭기는 세그먼트 선택 신호(SEG1 내지 SEG4)에 의해 택일적으로 활성화되며, 도 2의 4개의 감지 증폭기(DSA)이다. 이들 감지 증폭기(DSA1 내지 DSA4) 각각은 데이터 전송 버스 라인(TBL1)과 평행한 비트 라인 쌍(DBL1 내지 DBL4) 중에서 각각의 대응하는 쌍과 접속된다.

앞서 설명된 주메모리 로우 디코더(114)에 의해 선택적으로 활성화되는 워드 라인(DWL1 내지 DWL512)은 비트 라인 쌍(DBL1 내지 DBL4)에 수직하도록 구성된다.메모리 셀(DMC)은 워드 라인(DWL1 내지 DWL512)과 비트 라인 쌍(DBL1 내지 DBL4)이 교차하는 지점에 형성된다. 비트 라인 쌍이 동일한 감지 증폭기에 접속되는 것을 주목하면, 512 메모리 셀(DMC)은 교대로 접속되고, 메모리 셀(DMC)은 비트 라인 쌍(DBL1 내지 DBL4)을 반복 단위로서 사용하는 매트릭스 형태로 배열된다.

메모리 셀 블록(DM1)의 한 변 상에서, 감지 증폭기 블록(SAB1)이 감지 증폭기(DSA1 및 DSA2) 상에 위치되고; 다른 변 상에서, 감지 증폭기 블록(SAB2)이 감지 증폭기(DSA3 및 DSA4) 상에 위치된다. 본 실시예에 있어서, 감지 증폭기(DSA3 및 DSA4)는 두 메모리 셀 블록 사이에 위치되고, 이웃한 셀 블록(DMB2)에 의해 공동으로 사용된다(공유 감지 증폭기 구성). 나머지 데이터 전송 버스 라인(TBL2 내지 TBL1024) 및 메모리 셀 블록(DMB2 내지 DMB16)은 동일한 방식으로 구성되지만, 주메모리(101)의 소정의 로우 어드레스 신호에 의거하여, 어느 하나의 메모리 셀 블록에 속하는 비트 라인 쌍만이 최종적으로 데이터 전송 버스 라인에 접속된다.

도 4는 주메모리의 메모리 셀 어레이9110-1)의 보통의 메모리 셀 클러스터에 대한 리던던시용 메모리 셀 클러스터의 배치를 도시한다. 도 4에 도시된 바와 같이, 보통의 주메모리의 메모리 셀 어레이(DMA1 내지 DMA8)와 리던던시용 주메모리의 메모리 셀 어레이(DMAR1 내지 DMAR8)은 주메모리의 메모리 셀 어레이(110-1)에 교대적인 패턴으로 정렬된다. 리던던시용 주메모리의 메모리 셀 어레이(DMAR1 내지 DMAR8)은 그들 각각의 보통의 주메모리의 메모리 셀 어레이(DMA1 내지 DMA8)에 존재하는 결함을 복구하기 위해 사용된다.

보통의 주메모리의 메모리 셀 어레이(DMA1 내지 DMA8) 각각은 8192로우×128칼럼의 매트릭스 형태로 배치된 메모리 셀 클러스터로 형성되며; 리던던시용 메모리의 메모리 셀 어레이(DMAR1 내지 DMAR8) 각각은 8192칼럼×8칼럼의 매트릭스 형태로 배치된 리던던시용 메모리 셀 클러스터로 형성된다. 또한, 본 실시예에서, 메모리 셀 블록(DMB1 내지 DMB8)은 로우 어드레스 신호의 일부이며 하기에 설명될 주메모리 로우 선택 어드레스 신호(DXn)가 "0"일 때 지정되는 주메모리(101)의 영역(1101)에 형성되며; 메모리 셀 블록(DMB9 내지 DMB16)은 주메모리 로우 선택 어드레스 신호(DXn)가 "1"일 때 지정되는 영역(1102)에 형성된다. 나머지 주메모리의 메모리 셀 어레이(110-2 내지 110-4)는 동일한 방식으로 형성된다.

도 5는 부메모리(102) 내의 메모리 셀 어레이를 둘러싸는 상세한 구조를 도시하는 부메모리의 메모리 셀 어레이(120-1)의 일 예이다. 그러나, 도 5에 도시된 예는 ×8비트 구조의 입/출력 데이터(DQ0 내지 DQ7)의 한 비트분만을 도시하고 있다. 도 5에 도시된 바와 같이, 부메모리의 메모리 셀 어레이(120-1)는 보통의 부메모리의 메모리 셀 어레이(SMA)와 리던던시용 부메모리의 메모리 셀 어레이(SMAR)를 포함한다.

보통의 부메모리의 메모리 셀 어레이(SMA)는 데이터 전송 버스 라인(TBL(TBL1, TBL2, …))과 거의 수직하게 배치된 로컬 데이터 입/출력 라인(SIO(SIO1, SIO2, …)), 및 데이터 전송 버스 라인(TBL(TBL1, TBL2, …))과 거의 평행하게 배치된 글로벌 데이터 입/출력 라인(GIO)으로 형성되며, 외부와의 사이의 데이터 입/출력 라인은 계층화되어 있다. 부메모리의 메모리 셀(SMC(SMC11, SMC12, …, SMC21, SMC22, …))은 데이터 입/출력 라인(SIO(SIO1, SIO2, …))에접속되어 있으며; 1개의 데이터 입출력 라인(SIO)에는 64개의 메모리 셀이 접속된다.

데이터(DQ(DQ0 내지 DQ7))에 대응하여, 8개의 글로벌 데이터 라인(GIO)이 구성되고(도시되지 않음), 16 라인의 데이터 입/출력 라인(SIO)은 각각이 글로벌 데이터 라인(GIO)에 형성된다. 16개의 메모리 셀이 하나의 데이터 입/출력 라인에 접속되기 때문에, 전체 부메모리의 메모리 셀 어레이(120-1)는 16로우(하나의 글로벌 데이터 라인(GIO)에 접속된 데이터 입/출력 라인(SIO)의 수)×512칼럼(64×8비트)의 매트릭스 형태로 배치된 메모리 셀(SMC)을 포함한다. 메모리 셀(SMC) 각각은 데이터 전송 버스 라인(TBL(TBL1, TBL2, …)), 데이터 입/출력 라인(SIO(SIO1, SIO2, …)), 데이터 전송용 부메모리 로우 선택 신호(CHT(CHT1, CHT2, …)), 및 판독/기록용 부메모리 로우 선택 신호(CHS(CHS1, CHS2, …))에 접속된다.

데이터 입/출력 라인(SIO) 각각은 판독/기록용 부메모리 로우 선택 신호(CHS)에 의해 연속적으로 제어되는 데이터 입/출력 라인 접속 회로(155(1551, 1552, …))를 통해 그 각각의 글로벌 데이터 입/출력 라인(GIO)에 전기적으로 접속된다. 데이터 입/출력 라인 접속 회로(155(1551, 1552, …))는 판독/기록용 부메모리 로우 선택 신호(CHS)와 함께 메모리 셀(SMC)에 의해 제어된다. 글로벌 데이터 입/출력 라인(GIO)은 판독/기록 증폭기(153)에 접속되고, 이 판독/기록 증폭기(153)는 판독/기록 버스 라인을 통해 데이터 입/출력 회로(1500)에 접속된다.

리던던시용 부메모리의 메모리 셀 어레이(SMAR)는 보통의 부메모리의 메모리셀 어레이(SMA)에 인접하게 형성된다. 이 리던던시용 부메모리의 메모리 셀 어레이(SMAR)는 리던던시용 메모리 셀(SMCR(SMCR11, SMCR12, …, SMCR21, SMCR22, …))을 16로우×2칼럼의 매트릭스 형태로 배치함으로써 구성된다. 앞서 설명된 보통의 데이터 입/출력 라인(SIO)에 대응하는 리던던시용 데이터 입/출력 라인(SIOR(SIOR1, SIOR2, …))과; 데이터 입/출력 라인 접속 회로(155(1551, 1552, …))에 대응하는 여분에 데이터 입/출력 라인 접속 회로(155R(155R1, 155R2, …)); 및 글로벌 데이터 입/출력 라인(GIO)에 대응하는 리던던시용 글로벌 데이터 입/출력 라인(GIOR) 모두는 리던던시용 부메모리의 메모리 셀 어레이(SMAR) 내에 구성된다. 리던던시용 데이터 전송 버스 라인(TBLR(TBLR1 및 TBLR2)), 리던던시용 데이터 입/출력 라인(SIOR(SIOR1 및 SIOR2))과, 데이터 전송용 부메모리 로우 선택 신호(CHT), 및 판독/기록용 부메모리 로우 선택 신호(CHS)는 리던던시용 메모리 셀(SMCR) 각각에 접속된다.

리던던시용 칼럼 선택 신호(SELR1 및 SELR2)는 리던던시용 부메모리의 메모리 셀 어레이(SMAR)용의 칼럼 선택 신호로서 피치환 어드레스 판정 회로(2001 및 2002)로부터 메모리 셀(SMCR) 각각에 전송된다. 본 실시예에서, 리던던시용 칼럼 선택 신호(SELR1)는 리던던시용 데이터 전송 버스 라인(TBLR1)에 접속된 리던던시용 메모리 셀(SMCR11, SMCR12, …)에 전송되고; 리던던시용 칼럼 선택 신호(SEL2)는 리던던시용 데이터 전송 버스 라인(TBLR2)에 접속된 리던던시용 메모리 셀(SMCR21, SMCR22, …)에 전송된다.

리던던시용 데이터 입/출력 라인(SIOR(SIOR1, SIOR2, …))은 데이터 입/출력라인 접속 회로(155R(155R1, 155R2, …))를 통해 리던던시용 글로벌 데이터 입/출력 라인(GIOR)에 접속된다. 글로벌 데이터 입/출력 라인(GIOR)은 리던던시용 판독/기록 증폭기(153R)에 접속되며, 이 리던던시용 판독/기록 증폭기(153R)는 상기 설명된 판독/기록 증폭기(153)와 함께 판독/기록 버스 라인을 통해 데이터 입/출력 회로(1500)에 접속된다.

피치환 어드레스 판정 회로(2001 및 2002)는 부메모리(102)의 소정의 지정된 어드레스와 이 어드레스와 대응하는 주메모리(101)의 어드레스를 참조함으로써 어느 어드레스가 치환되어야 하는지를 판정한다. 구체적으로는, 부메모리(102)의 소정의 칼럼을 선택하는 부메모리 칼럼 선택 신호(iASC0 내지 iASC6)(이하, 부메모리 칼럼 선택 신호(SYm)로 칭함)와; 주메모리(101)의 소정의 뱅크를 선택하는 뱅크 어드레스 신호(iAD13)(이하, 뱅크 선택 신호(BS)로 칭함); 및 주메모리(101)의 소정의 로우를 선택하는 주메모리 로우 선택 신호(iADR10)(이하, 주메모리 로우 선택 신호(DXn)로 칭함)는 피치환 어드레스 판정 회로(2001 및 2002)에 입력되고, 그 후 상기 피치환 어드레스 판정 회로(2001 및 2002)는 리던던시용 칼럼 선택 신호(SELR1 및 SELR2)를 생성한다.

이들 리던던시용 칼럼 선택 신호(SELR1 및 SELR2)는 상술한 보통의 판독/기록 증폭기(153) 및 리던던시용 판독/기록 증폭기(153R)에 인가되고, 이들의 활성 상태를 상보적으로 제어한다. 또한, 상기 설명된 바와 같이, 리던던시용 칼럼 선택 신호(SEL1 및 SEL2) 각각은 리던던시용 부메모리의 메모리 셀 어레이(SMAR)의 각각의 칼럼에 형성된 그들 각각의 메모리 셀(SMCR)에 인가되어, 소정의 리던던시용 칼럼을 선택한다. 피치환 어드레스 판정 회로(2001 및 2002)의 구조는 하기에 상세히 설명될 것이다.

도 6은 메모리 셀(SMC)의 일 예의 구조를 도시한다. 메모리 셀(SMC)의 몸체는 소스가 제어 신호(SAN)에 접속된 N-채널 MOS(NMOS) 트랜지스터(N2000 및 N2001), 및 소스가 제어 신호(SAP)에 접속된 P-채널 MOS(PMOS) 트랜지스터(P2000 및 P2001)를 포함하는 플립플롭으로서 형성된다. 이 플립플롭의 한 쌍의 메모리 노드는 데이터 전송용 부메모리 로우 선택 신호(CHT)에 의해 연속적으로 제어되는 NMOS 트랜지스터(N2002 및 N2003)를 통해 데이터 전송 버스 라인(TBL)에 접속된다. 또한, 이 플립플롭의 다른 한 쌍의 메모리 노드는 부메모리 칼럼 선택 신호(SEL)에 의해 연속적으로 제어되는 NMOS 트랜지스터(N2006 및 N2007), 및 판독/기록용 부메모리 로우 선택 신호(CHS)에 의해 연속적으로 제어되는 NMOS 트랜지스터(N2004 및 N2005)를 통해 데이터 입/출력 라인(SIO)에 접속된다.

데이터 전송용 부메모리 로우 선택 신호(CHT)는 NMOS 트랜지스터(N2002 및 N2003)의 게이트에 인가되고, 메모리 셀(SMC)을 형성하는 플립플롭의 메모리 노드와 데이터 전송 버스 라인(TBL) 사이의 접속은 이 데이터 전송용 부메모리 로우 선택 신호(CHT)에 의해 제어된다. 또한, 판독/기록용 부메모리 로우 선택 신호(CHS)는 NMOS 트랜지스터(N2004 및 N2005)의 게이트에 인가되고, 부메모리 칼람 선택 신호(SEL)는 NMOS 트랜지스터(N2006 및 N2007)의 게이트에 인가되며; 이들 신호에 따라, 메모리 셀(SMC)은 데이터 입/출력 라인(SIO)에 선택적으로 접속된다.

외부 구성 요소로부터 부메모리(102)의 메모리 셀을 판독/기록하는 동안, 부메모리의 메모리 셀 어레이(SMA) 내에 있으며 데이터(DQ0 내지 DQ7)의 각 비트에 대응하는 소정의 메모리 셀(SMC)은 판독/기록용 부메모리 로우 선택 신호(CHS), 부메모리 칼럼 선택 신호(SEL), 및 어드레스 신호(A0 내지 A6, A8, A9, A11, A12)에 의해 먼저 택일적으로 선택되고; 그 다음 데이터 입/출력 라인(SIO)에 접속된다.

이 때, 판독/기록용 부메모리 로우 선택 신호(CHS)는 데이터 입/출력 라인 접속 회로(155(1551, 1552, … 중 하나))와 동기하여 접속된다. 이를 통해, 데이터(DQ)는 데이터 입/출력 라인(SIO), 데이터 입/출력 라인 접속 회로(155), 데이터 증폭기(153), 및 데이터 입/출력 회로(1500)를 통해 선택된 메모리 셀(SMC)에 기록되거나 선택된 메모리 셀(SMC)로부터 판독된다. 이 동작은 8비트의 데이터를 판독/기록하기 위해서 데이터(DQ0 내지 DQ7)의 각 비트에 대해 수행된다.

또한, 데이터가 부메모리(102)와 주메모리(101) 사이에서 전송될 때, 부메모리의 메모리 셀 어레이(120-1 및 120-2)의 동일한 로우에 있는 1024개의 메모리 셀(SMC)은 데이터 전송용 부메모리 로우 선택 신호(CHT)에 의해 동시에 선택되고 그들 각각의 데이터 전송 버스 라인(TBL1 내지 TBL1024)에 접속된다. 이러한 방식으로, 부메모리(102)가 형성되어 판독 또는 기록 동안 8비트의 데이터가 부메모리(102)에 입력되거나 부메모리(102)로부터 출력되는 것을 가능하게 하고, 부메모리(102)와 주메모리(101) 사이에서 1024비트(한 세그먼트에 대응하는 양)가 동시에 전송되는 것을 가능하게 한다.

도 7은 부메모리의 메모리 셀 어레이(120-1)의 리던던시용 메모리 셀 클러스터에 대한 보통의 메모리 셀 클러스터의 접속을 도시한다. 도면에 도시된 바와 같이, 보통의 부메모리의 메모리 셀 어레이(SMA1 내지 SMA8)와 리던던시용 부메모리의 메모리 셀 어레이(SMAR1 내지 SMAR8)는 부메모리의 메모리 셀 어레이(120-1)에 교대로 배치된다. 보통의 부메모리의 메모리 셀 어레이(SMA1 내지 SMA8)의 각각은 16로우×64칼럼의 매트릭스 형태로 배치된 메모리 셀 클러스터로 형성되며, 리던던시용 부메모리의 메모리 셀 어레이(SMAR1 내지 SMAR8)의 각각은 16로우×2칼럼의 매트릭스 형태로 배치된 메모리 셀 클러스터로 형성된다.

리던던시용 부메모리의 메모리 셀 어레이(SMAR1 내지 SMAR8)는 그들 각각에 대응하는 보통의 부메모리의 메모리 셀 어레이를 치환하기 위해 형성되며, 상기 상술된 바와 같이, 리던던시용 데이터 전송 버스 라인(TBLR)을 통해 주메모리의 메모리 셀 어레이(110-1 및 110-2)의 리던던시용 주메모리의 메모리 셀 어레이(DMAR1 내지 DMAR8)에 접속된다. 부메모리의 메모리 셀 어레이(120-2)는 동일한 방식으로 구성된다.

도 8은 피치환 어드레스 판정 회로(2001)의 일 예를 상세하게 도시한다. 도 8에 도시된 바와 같이, 피치환 어드레스 판정 회로(2001)는 피치환 어드레스 검출기(2001A 내지 2001D)와 OR-게이트 회로(2001E)를 포함한다. 이 때, 피치환 어드레스 검출기(2001A 내지 2001D)는 미리 프로그램된 피치환 어드레스(결함을 갖는 어드레스)를 상기 상술된 부메모리 칼럼 선택 신호(SYm)와, 주메모리 로우 선택 신호(DXn), 및 뱅크 선택 신호(BS)의 조합과 비교하여; 부메모리(102)에서 피치환 어드레스인 것으로 판정된 어드레스에 부메모리((102)의 어떤 어드레스가 포함되어야 하는지를 판정한다.

다시 말하면, 피치환 어드레스 검출기(2001A)는 뱅크 선택 신호(BS)가 "0"이고 주메모리 로우 선택 신호(DXn)가 "0"일 때 부메모리 칼럼 선택 신호(SYm)에 기초하여 피치환 어드레스를 검출한다. 동일한 방식으로, 피치환 어드레스 검출기(2001B)는 뱅크 선택 신호(BS)가 "0"이고 주메모리 로우 선택 신호(DXn)가 "1"일 때 검출하고; 피치환 어드레스 검출기(2001C)는 뱅크 선택 신호(BS)가 "1"이고 주메모리 로우 선택 신호(DXn)가 "0"일 때 선택하며; 피치환 어드레스 검출기(2001D)는 뱅크 선택 신호(BS)가 "1"이고 주메모리 로우 선택 신호가 "1"일 대 검출한다.

미리 반도체 장치를 테스트함으로써 얻어진 결함의 위치를 나타내는 어드레스는 피치환 어드레스 검출기(2001A 내지 2001D)에 미리 프로그램되고; 그 다음 이들 피치환 어드레스 검출기(2001A 내지 2001D)는 미리 프로그램된 피치환 어드레스를 부메모리 칼럼 검출 신호(SYm)와, 뱅크 선택 신호(BS), 및 주메모리 로우 선택 신호(DXn)의 조합과 비교함으로써 외부 구성 요소로부터 인가된 어드레스 내에서 피치환 어드레스를 검출한다. 피치환 어드레스용 프로그램은, 예를 들면, 당업자에게 친숙한 소정의 휴즈 회로를 사용한다.

OR-게이트 회로(2001E)는 각각의 피치환 어드레스 검출기의 검출된 결과를 OR 연산하고, 그 결과에 대응하는 논리값(도 8에 도시됨)을 갖는 리던던시용 칼럼 선택 신호(SELR1)를 출력한다. 즉, 피치환 어드레스 검출기(2001A 내지 2001D) 중 어느 하나가 치환되어야할 어드레스를 검출한 경우, OR-게이트 회로(2001E)는 리던던시용 칼럼 선택 신호(SELR1)를 활성화시킨다.

피치환 어드레스 판정 회로(2001)에 입력되는 부메모리 로우 선택 신호(SYm)와, 뱅크 선택 신호(BS), 및 주메모리 로우 선택 신호(DXn)의 조합이 피치환 어드레스 검출기(2001A 내지 2001D)에 미리 프로그램된 피치환 어드레스와 일치할 때 리던던시용 칼럼 선택 신호(SELR1)는 활성화된다. 이 때, 피치환 어드레스 검출기(2001A 내지 2001D)는, 하기에 상술되는 바와 같이, 결함의 위치(예를 들면, 뱅크, 메모리 셀 블록 등)에 따라 어느 어드레스가 치환되어야 할지를 판정한다. 만약 선택 신호(SELR1 및 SELR2)가 활성화되면, 리던던시용 판독/기록 증폭기(153R)는 활성화되고 보통의 판독/기록 증폭기(153)는 비활성화된다.

피치환 어드레스 판정 회로(2002)는 피치환 어드레스 판정 회로(2001)와 정확하게 동일한 방식으로 형성된다. 도면에는 구체적으로 도시되지 않았지만, 피치환 어드레스 판정 회로(2001 및 2002)는 도 7에 도시된 리던던시용 부메모리의 메모리 셀 어레이와 보통의 부메모리의 메모리 셀 어레이의 8 그룹의 각각에 대해서 형성된다.

이 때, 부메모리(102)의 보통의 메모리 셀 클러스터가 리던던시용 메모리 셀 클러스터로 치환되면, 데이터 전송 버스 라인을 통해 보통의 부메모리의 메모리 셀 클러스터에 접속된 주메모리(101)의 보통의 메모리 셀 클러스터는 리던던시용 데이터 전송 라인을 통해 리던던시용 부메모리의 메모리 셀 클러스터에 접속된 리던던시용 주메모리의 메모리 셀 클러스터로 치환되고; 따라서 메모리 셀 클러스터가 부메모리에서 치환되면, 대응하는 주메모리의 메모리 셀 클러스터도 치환된다. 즉, 본 실시예에 따르면, 부메모리 칼럼 선택 신호(SYm)와, 주메모리 로우 선택신호(DXn), 및 뱅크 선택 신호(BS)에 의해 지정된 메모리 셀 클러스터를 한 단위로 하여 치환한다.

제 1의 실시예에 따른 리던던시용 회로의 동작은 주메모리(101)에 존재하는 결함에 대해 복구가 수행될 때의 예를 사용하여 설명할 것이다.

도 9는, 상기 상술된 바와 같이 피치환 어드레스 판정 회로(2001 및 2002)에 입력된 뱅크 선택 신호(BS) 및 주메모리 로우 선택 신호(DXn)에 의해 지정된 주메모리의 메모리 셀 어레이의 영역을 도시한다. 본 실시예에 있어서, 소정의 뱅크는 뱅크 선택 신호(BS)에 의해 지정되고, 주메모리의 메모리 셀 어레이 내의 영역은 주메모리 로우 선택 신호(DXn)에 의해 지정된다. 또한, 뱅크 선택 신호(BS)가 "0"이면, 뱅크 A의 주메모리의 메모리 셀 어레이(110-1 및 110-4)가 지정되고, 뱅크 선택 신호(BS)가 "1"이면, 뱅크 B의 주메모리의 메모리 셀 어레이(110-2 및 110-3)가 지정된다. 또한, 주메모리 로우 선택 신호(DXn)가 "0"이면, 메모리 셀 블록(DMB1 내지 DMB8)을 포함하는 영역이 지정되고, 주메모리 로우 선택 신호(DXn)가 "1"이면, 메모리 셀 블록(DMB9 내지 DMB16)을 포함하는 영역이 지정된다.

제 1의 실시예에 있어서, 피치환 어드레스는 뱅크 선택 신호(BS)와 함께 부메모리 칼럼 선택 신호(SYm)와 주메모리 로우 선택 신호(DXn)를 참조함으로써 결정된다. 이것은 하나의 리던던시용 칼럼을 선택할 때, 뱅크 선택 신호(BS)와 주메모리 로우 선택 신호(DXn)에 의해 지정된 각각의 영역에 대해서 피치환 어드레스가 결정되기 때문에, 하나의 리던던시용 칼럼을 사용하여 다수의 영역에 존재하는 결함에 대한 복구를 수행하는 것이 가능함을 의미한다.

이 리던던시용 회로의 동작이 상술될 것이다. 일단 피치환 어드레스 설정 프로세스가 설명되고, 결함 복구 동작이 설명될 것이다.

1. 피치환 어드레스 설정 프로세스

제조 프로세스 동안 미리 반도체 메모리 장치에 대한 평가 테스트를 수행함으로써, 결함을 갖는 어드레스가 피치환 어드레스로서 추출된다. 구체적으로는, 결함을 갖는 주메모리(101)의 메모리 셀과 데이터 전송 버스 라인(TBL)을 공통으로 갖는 부메모리(102)의 메모리 셀의 칼럼 어드레스(이하, 피치환 칼럼 어드레스로 칭함)와, 결함을 갖는 뱅크를 지정하는 어드레스(이하, 피치환 뱅크 어드레스로 칭함), 및 결함을 갖는 주메모리(101)의 로우 어드레스(이하, 피치환 로우 어드레스로 칭함)가 피치환 어드레스로서 추출된다. 추출된 피치환 어드레스는 제조 프로세스동안 휴즈 회로를 프로그래밍함으로써 피치환 어드레스 판정 회로(2001 및 2002)에 설정된다.

도 4에 도시된 결함(DFT1 내지 DFT3)을 사용하여 피치환 어드레스 설정 프로세스가 상세히 설명될 것이다. 도 4에 도시된 실시예에 있어서, 결함(DFT1)은 뱅크 A의 주메모리의 메모리 셀 어레이(110-1)를 형성하는 주메모리의 메모리 셀 어레이(DMA1) 내의 영역(1001)에 위치된다. 결함(DFT2)은 결함(DFT1)과 동일한 주메모리의 메모리 셀 어레이(DMA1) 내의 영역(1102)에 위치된다. 결함(DFT3)은, 상기 결함(DFT1 및 DFT2)과는 달리, 주메모리의 메모리 셀 어레이(DMA4) 내의 영역(1101)에 위치된다.

본 실시예의 경우에 있어서, 예를 들면, 리던던시용 주메모리의 메모리 셀어레이(DMAR1)용으로 마련된 피치환 어드레스 판정 회로(2001)는 동일한 주메모리 셀 어레이(DMA1)에 위치된 결함(DFT1 및 DFT2)에 대한 소정의 피치환 어드레스로 설정된다. 구체적으로는, 결함(DFT1)에 대한 피치환 어드레스는 뱅크 A의 영역(1101)에서 피치환 어드레스를 검출한 피치환 어드레스 검출기(2001A)에 결함(DFT1)에 대한 치환 칼럼 어드레스를 프로그래밍함으로써 설정된다. 또한, 결함(DFT2)에 대한 피치환 어드레스는 뱅크 A의 영역(1102)에서 피치환 어드레스를 검출한 피치환 어드레스 검출기(2001B)에 결함(DFT2)에 대한 치환 칼럼 어드레스를 프로그래밍함으로써 설정된다.

상기 결함(DFT1 및 DFT2)과는 상이한, 메모리 셀 어레이(DMA4)에 위치된 결함(DFT3)에 대한 피치환 어드레스는 리던던시용 주메모리의 메모리 셀 어레이(DMAR4)용으로 마련된 별개의 피치환 어드레스 판정 회로(2001)를 사용한다. 이 경우, 결함(DFT3)에 대한 피치환 어드레스는 뱅크 A의 영역(1101)에서 피치환 어드레스를 검출하는 피치환 어드레스 검출기(2001A)에 결함(DFT3)에 대한 치환 칼럼 어드레스를 프로그래밍함으로써 설정된다.

2. 결함 복구 동작

a. 결함(DFT1)의 복구

도 1에 있어서, 판독 또는 기록 동안, 내무 어드레스 신호(iA0 내지 iA6, iA8, iA9, iA11, 및 iA12)가 부메모리(102)에 인가되면, 부메모리는 이들 내부 어드레스 신호에 따라 동작하고 8비트의 데이터가 기록되거나 판독된다. 이 때, 부메모리 칼럼 선택 신호(iASC8, iASC9, iASC11, 및 iASC12)는 부메모리 칼럼 선택 신호(SYm)로서 리던던시용 메모리 셀 어레이(SMAR1)의 피치환 어드레스 검출기(2001A)에 입력되고, 미리 설정된 피치환 어드레스(결함(DFT1)을 포함하는 피치환 칼럼 어드레스)와 차례로 비교된다.

이 때, 부메모리 칼럼 선택 신호(SYm)에 의해 지정된 어드레스가 피치환 어드레스 검출기(2001A)에 설정된 결함(DFT1)을 포함하는 피치환 칼럼 어드레스와 일치하면, 피치환 어드레스 검출기(2001A)는 이 어드레스를 피치환 어드레스로서 검출한다. OR-게이트 회로(2001E)는 이것을 수신하고 리던던시용 칼럼 선택 신호(SELR1)를 활성화시킨다. 일단 리던던시용 칼럼 선택 신호(SELR1)가 활성화되면, 리던던시용 메모리 셀(SMCR(SMCR11, SMCR12, …))은 외부 구성 요소에 의해 액세스될 대상으로서 선택된다. 결과적으로, 도 4에 도시된 결함(DFT1)과 데이터 전송 버스 라인을 공유하는 주메모리의 메모리 셀 어레이(DMA1)의 메모리 셀 클러스터 중에서, 영역(1101) 내에 있는 메모리 셀 클러스터만이 리던던시용 주메모리의 메모리 셀 어레이(DMAR1) 내의 데이터 전송 버스 라인(TBLR1)을 공유하는 리던던시용 메모리 셀 클러스터이고, 따라서 영역(1101)에 있는 메모리 셀 클러스터에 의해 치환된다. 따라서, 주메모리의 메모리 셀 어레이(DMA1) 내에서 도 4에 도시된 결함(DFT1)과 데이터 전송 버스 라인을 공유하는 메모리 셀 클러스터 중에서, 영역(1101)에 있는 메모리 셀 클러스터만이 데이터 버스 라인(TBLR1)을 공유하는 리던던시용 주메모리의 메모리 셀 어레이(DMAR1) 내의 리던던시용 메모리 셀 클러스터에 의해 치환된다.

b. 결함(DFT2)의 복구

결함(DFT1)에 대해서 상기 상술된 것과 동일한 방식으로, 부메모리 칼럼 선택 신호(iASC8, iASC9, iASC11, 및 iASC12)가 부메모리 칼럼 선택 신호(SYm)로서 리던던시용 메모리 셀 어레이(SMAR1)의 동일한 피치환 어드레스 검출기(2001A)에 입력되고, 결함(DFT2)에 대한 피치환 칼럼 어드레스는 피치환 어드레스 검출기(2001 B)에 의해 검출된다. 이 경우, 도 4에 도시된 결함(DFT1)과 데이터 전송 버스 라인을 공유하는 주메모리의 메모리 셀 어레이(DMA1)의 메모리 셀 클러스터 중에서, 영역(1102) 내에 있는 메모리 셀 클러스터만이 리던던시용 주메모리의 메모리 셀 어레이(DMAR1) 내의 데이터 전송 버스 라인(TBLR1)을 공유하는 리던던시용 메모리 셀 클러스터이고, 따라서 영역(1102)에 있는 메모리 셀 클러스터에 의해 치환된다.

본 실시예에 있어서, 두 결함(DFT1 및 DFT2)에 대한 피치환 칼럼 어드레스는 동일한 피치환 어드레스 판정 회로(2001)에 의해 판정되고, 이들 결함(DFT1 및 DFT2)은 리던던시용 데이터 전송 버스 라인(TBLR1)을 공유하는 리던던시용 메모리 셀 클러스터에 의해 복구된다. 즉, 데이터 전송 버스 라인을 공유하는 하나의 리던던시용 메모리 셀 클러스터가 두 위치에 대한 결함 복구를 수행할 수 있고, 따라서 복구율을 향상시키게 된다.

c. 결함(DFT3)의 복구

이 경우, 리던던시용 부메모리의 메모리 셀 어레이(SMAR1)용으로 마련된 피치환 어드레스 판정 회로(2001)을 사용하여, 결함(DFT1)에 대한 것과 마찬가지 방식으로, 주메모리의 메모리 셀 어레이의 결함(DFT3)에 대한 피치환 어드레스가 검출되고 결함 복구가 수행된다.

상기 상술된 바와 같이, 제 1의 실시예에 있어서, 만약 하나의 데이터 전송 버스 라인을 공유하는 메모리 셀 클러스터를 한 칼럼분으로 정의하면, 리던던시용 주메모리의 메모리 셀 어레이(DMAR1 내지 DMAR8) 각각은 두 칼럼의 리던던시용 메모리 셀 클러스터를 갖는다. 또한, 보통의 주메모리의 메모리 셀 어레이(DMA1 내지 DMA8)와 리던던시용 주메모리의 메모리 셀 어레이(DMAR1 내지 DMAR8)는 주메모리 로우 선택 신호(DXn)에 의해 두 영역, 즉 영역(1101)과 영역(1102)으로 분할된다.

이러한 구성으로 인해, 하나의 리던던시용 데이터 전송 버스 라인을 공유하는 리던던시용 메모리 셀 클러스터를 사용하여, 예를 들면, 메모리 셀 어레이(DMA1) 내에서, 두 상이한 영역 내의 두 위치에 대한 결함 복구를 수행하는 것이 가능하다. 또한, 보통의 리던던시용 주메모리의 메모리 셀 어레이(DMA1 내지 DMA8)가 두 리던던시용 칼럼마다 마련되기 때문에, 뱅크 A와 뱅크 B 전체에 걸쳐 전체 128 위치에 대한 결함 복구를 수행하는 것이 가능하다.

도 10은 판독 및 기록 동작 동안 각 동작에 따라 외부 구성 요소로부터 입력될 신호의 제어 설정 표의 일 예를 도시한다. 판독(채널 판독) 및 기록(채널 기록) 동안, 부메모리(102)를 외부 구성 요소로부터 액세스하기 위한 어드레스 신호로서,

어드레스 신호(A8 및 A9)(채널 선택 어드레스)에 부가하여, 주메모리를 액세스할 때 사용되는 원래의 어드레스 신호(A0 내지 A6)(칼럼 선택 어드레스), 어드레스 신호(A10)(로우 선택 어드레스) 및 어드레스 신호(A13)(뱅크 선택 어드레스)가 설정되고; 이들 어드레스 신호(A10 및 A13)를 사용하여, 피치환 어드레스 판정 회로(2001 및 2002)는 뱅크(뱅크 A 및 뱅크 B), 및 주메모리(101)의 영역(1101 및 1102)을 식별한다.

도 11a 및 도 11b는 각 신호에 대한 타이밍도의 일 예를 도시한다. 도 11a에 도시된 바와 같이, 판독 동안 클록 신호(CLK)의 펄스(0)의 상승 에지와 함께, 활성화 명령(ACT)이 명령(CMD)으로서 수신되고, 주메모리의 소정의 로우를 지정하는 뱅크 선택 신호(BS)와 신호(ROW)가 어드레스 신호(ADR)로서 수신되어, 소정의 뱅크를 활성화시킨다. 클록 신호(CLK)의 펄스(2)의 상승 에지와 함께, 프리페치 명령(PFC), 뱅크 선택 신호(BS), 부메모리의 소정의 로우(채널)를 지정하는 신호(CH), 및 주메모리의 소정의 세그먼트를 지정하는 신호(SEG)가 수신되고; 활성화된 뱅크로부터 지정된 세그먼트의 데이터가 지정된 부메모리의 채널로 전송된다.

다음에, 클록 신호(CLK)의 펄스(4)의 상승 에지와 함께, 판독 명령(RED), 뱅크 선택 신호(BS), 주메모리 로우 선택 신호(DXn), 부메모리의 소정의 칼럼을 지정하는 신호(COL), 및 부메모리의 소정의 로우(채널)를 지정하는 신호(CH)가 수신된다. 일단 이들 신호가 수신되면, 지정된 내부 동작을 통해, 데이터(DQ(DQ0 내지 DQ7))는 클록 신호(CLK)와 동기하여 지정된 부메모리의 채널로부터 외부 구성 요소로 판독된다. 이 판독 명령을 수행하는 동안, 부메모리의 어드레스 신호인 신호(COL, CH)에 더하여, 신호(DXn, BS)가 설정된다. 이들 신호(DXn 및 BS)를 참조함으로써, 상술한 바와 같이 판독 동안 주메모리의 결함 영역이 지정된다.

또한, 도 11b에 도시된 바와 같이, 클록 신호(CLK)의 펄스(0)의 상승 에지와 함께, 기록 명령(WRT)이 명령(CMD)으로서 수신되고, 뱅크 선택 어드레스(BS), 주메모리의 소정의 로우를 지정하는 신호(DXn), 부메모리의 소정의 칼럼을 지정하는 신호(COL), 및 부메모리의 소정의 로우(채널)를 지정하는 신호(CH)가 어드레스 신호로서 수신된다. 데이터(DQ)는 클록 신호(CLK)와 동기하여 외부 구성 요소로부터 부메모리에 의해 수신된다. 이 기록 명령을 수행하는 동안, 부메모리의 어드레스 신호인 신호(COL, CH)에 더하여, 주메모리의 어드레스 신호의 일부인 신호(DXn, BS)가 설정된다. 이들 신호(DXn 및 BS)를 참조함으로써, 상술된 바와 같이 기록 동안 주메모리의 결함 영역이 지정된다.

클록 신호(CLK)의 펄스(6)의 상승 에지와 함께, 복원 명령(restore command; RST), 소정의 뱅크를 지정하는 신호(BS), 부메모리의 소정의 로우를 지정하는 신호(CH), 및 주메모리의 소정의 세그먼트를 지정하는 신호(SEG)가 수신된다. 다음에, 클록 신호(CLK)의 펄스(8)의 상승 에지와 함께, 활성화 명령(ACT), 뱅크 선택 신호(BS), 및 주메모리의 소정의 로우를 선택하는 신호(ROW)가 수신된다.

또한, 제 1의 실시예에 있어서, 주메모리(101)의 소정의 로우를 선택하는 신호(iADR10)는 주메모리 로우 선택 신호(DXn)용으로 사용되지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 데이터 전송 버스 라인을 공유하며 주메모리(101)에 마련된 메모리 셀 클러스터인 메모리 셀 클러스터는 다수의 그룹으로 분할될 수 있고, 상기 다수의 그룹 중에서 임의의 어느 하나를 지정하는 어드레스 신호도 사용될 수가 있다. 또한, 예를 들면, 주메모리 로우 선택 신호(DXn)로서, 세그먼트 어드레스 신호(iADC0 또는 iADC1)를 사용하는 것도 가능하고, 또한 주메모리 로우 선택 신호(iADR10)만을 사용하는 것도 가능하다.

(제 2의 실시예)

제 2의 실시예가 설명될 것이다. 본 발명의 제 2의 실시예에 따른 반도체 메모리 장치는 본 발명의 제 1의 실시예에 따른 장치의 구조에, 주메모리의 어드레스인 뱅크 선택 신호(BS), 및 주메모리 로우 선택 신호를 각 채널에 유지하기 위한 주메모리 어드레스 정보 유지 회로를 더 포함하는 구조를 갖는다. 도 12는 주메모리 어드레스 정보 유지 회로(3000)의 구조를 도시한다. 도 12에 도시된 바와 같이, 주메모리 어드레스 정보 유지 회로(3000)는 래치 신호 발생 회로(3100), 래치 회로(3200 및 3300), 및 레지스터 회로(3400)를 포함한다.

래치 신호 발생 회로(3100)는 활성화 명령의 실행동안 생성된 내부 활성화 신호가 입력된 뱅크에 대응하는 래치 신호, 및 주메모리(101)의 소정의 뱅크를 선택하기 위해 사용되는 뱅크 어드레스 신호(iAD13)를 생성한다. 래치 회로(3200)는 상기 상술된 바와 같이 래치 신호 발생 회로(3100)로부터 출력된 래치 신호를 트리거로서 사용하여, 주메모리의 영역(1101 및 1102)을 지정하는 주메모리 로우 선택 신호(iADR10)를 래치하고, 이것을 어드레스(DXAn)로서 출력한다. 래치 회로(3300)는 래치 신호 발생 회로(3100)로부터 출력된 래치 신호를 트리거로서 사용하고, 주메모리의 영역(1101 및 1102)을 지정하기 위해 사용되는 주메모리 로우 선택 신호(iADR10)를 래치하고, 이것을 어드레스(DXBn)로서 출력한다.

레지스터 회로(3400)는, 프리페치 명령 또는 복원 명령동안(데이터 전송 동안), 부메모리(102)의 채널에 접속하여, 주메모리(10)의 로우 어드레스(DXAn 및 DXBn)와 뱅크 어드레스 신호(iAD13)를 수신하여 유지하고, 이들을 주메모리 로우선택 신호(DXn) 및 뱅크 선택 신호(BS)로서 출력한다. 부메모리의 소정의 채널을 선택하기 위한 데이터 전송용 부메모리 선택 신호(CHT(CHT1 내지 CHT6))와, 판독/기록용 부메모리 로우 선택 신호(CHS(CHS1 내지 CHS6))와, 내부 전송 신호(iTS)와, 뱅크 어드레스 신호(iAD13), 및 래치 회로(3200)에서 래치되는 로우 어드레스(DXAn 및 DXBn) 모두는 이 레지스터 회로(3400)에 입력된다.

도 13은 레지스터 회로(3400)의 구조를 도시한다. 도 13에 도시된 바와 같이, 레지스터 회로는 상기 상술된 부메모리의 메모리 셀 어레이(120)를 형성하는 16로우(채널)에 접속된 채널 1용의 레지스터(3410) 내지 채널 16용의 레지스터(3415)를 포함한다. 대응하는 채널을 선택하는 데이터 전송용 부메모리 로우 선택 신호(CHT(CHT1 내지 CHT16))와, 판독/기록용 부메모리 로우 선택 신호(CHS(CHS1 내지 CHS16))와, 내부 전송 신호(iTS), 및 뱅크 어드레스 신호(iAD13)는 레지스터(3410 내지 3415)에 입력된다. 레지스터(3410 내지 3415)는 그들의 공유 버스 라인에 뱅크 선택 신호(BS)와 주메모리 로우 선택 신호(DXn)를 출력한다. 도 13에는 도시되지 않았지만, 상기 상술된 바와 같이 래치 회로(3200 및 3300)에 의해 래치되는 로우 어드레스(DXAn 및 DXBn)는 공통으로 레지스터(3410 내지 3415)에 입력된다.

도 14는 채널 1용의 레지스터(3410)를 일 예로서 사용하여, 레지스터 회로(3400)를 형성하는 각 레지스터의 구조를 도시한다. 도 14에 도시된 바와 같이, 채널 1용의 레지스터(3410)는 스위치 제어 신호 발생 회로(3410A 및 3410F)와, 전송 스위치(3410B, 3410C, 3410G, 3410E, 및 3410J)와, 로우 어드레스 유지회로(3410d), 및 뱅크 어드레스 유지 회로(3410H)를 포함한다.

스위치 제어 신호 발생 회로(3410A)는 트리거로서 내부 전송 신호(iTS)를 사용하고, 뱅크 어드레스 신호(iAD13)와 데이터 전송용 부메모리 로우 선택 신호(CHT1)에 기초하여 전송 스위치(3410B) 및 전송 스위치(3410C)를 상보적으로 제어하기 위한 스위치 제어 신호를 생성한다. 전송 스위치(3410B 및 3410C)는, 예를 들면, 전송 게이트 트랜지스터로 형성되고, 상기 상술된 바와 같이 스위치 제어 신호 발생 회로(3410A)로부터 출력된 스위치 제어 신호에 기초하여 연속적으로 제어된다. 전송 스위치(3410B 및 3410C)는 로우 어드레스(DXAn 및 DXBn) 각각을 로우 어드레스 유지 회로(3410D)에 전송한다.

로우 어드레스 유지 회로(3410D)는 전송 스위치(3410B 및 3410C)에 의해 전송된 로우 어드레스(DXAn 및 DXBn)를 유지한다. 전송 스위치(3410E)는, 예를 들면, 전송 게이트 트랜지스터로 형성되고, 판독/기록용 부메모리 로우 선택 신호(CHS1)를 수신함으로써 연속적으로 제어되며, 로우 어드레스 유지 회로(3410D)에 의해 유지된 로우 어드레스를 전송한다. 이 전송 스위치(3410E)의 출력은 주메모리 로우 선택 신호(DXn)이다.

스위치 제어 신호 발생 회로(3410F)는 내부 전송 신호(iTS)에 의해 트리거되고, 데이터 전송용 부메모리 로우 선택 신호(CHT1)에 기초하여 전송 스위치(3410G)를 연속적으로 제어하기 위한 스위치 제어 신호를 생성한다. 전송 스위치(3410G)는 전송 게이트 트랜지스터로 형성되고 상기 상술된 바와 같이 스위치 제어 신호 발생 회로(3410F)로부터 출력된 스위치 제어 신호에 기초하여 뱅크 어드레스신호(iAD13)를 뱅크 어드레스 유지 회로(3410H)에 전송한다.

뱅크 어드레스 유지 회로(3410H)는 전송 스위치(3410G)에 의해 전송된 뱅크 어드레스 신호(iAD13)를 유지한다. 전송 스위치(3410J)는, 예를 들면, 전송 게이트 트랜지스터로 형성되고, 판독/기록용 부메모리 로우 선택 신호(CHS1)를 수신함으로써 연속적으로 제어되며, 뱅크 어드레스 유지 회로(3410H)에 유지된 뱅크 어드레스 신호를 전송한다. 이 전송 스위치(3410J)의 출력은 뱅크 선택 신호(DXn)이다.

다음에, 제 2의 실시예에 따른 반도체 메모리 장치의 동작이 설명될 것이다. 먼저, 판독 동안, 외부 구성 요소로부터 여러 신호가 도 11a에 도시된 타이밍도에 따라 입력된다. 이 때, 도 11a에서, 클록 신호(CLK)의 펄스(0)의 상승 에지와 함께, 활성화 명령(ACT)이 수신되고, 소정 뱅크를 활성화하는 동안, 래치 신호 발생 회로(3100)는 래치 제어 신호로서 내부 활성화 신호(iACT)를 뱅크 어드레스 신호(iAD13)의 논리 상태에 따라 래치 회로(3200) 또는 래치 회로(3300)에 출력한다. 이 내부 활성화 신호(iACT)는 뱅크 어드레스 신호가 "0"일 때 래치 회로(3200)에 인가되고, 뱅크 어드레스 신호가 "1"일 때 래치 회로(3300)에 인가된다.

이 래치 신호의 논리값에 따라, 래치 회로(3200) 또는 래치 회로(3300)의 어느 하나가 주메모리 로우 선택 신호(iADR10)를 래치한다. 즉, 뱅크 어드레스 신호(iAD13)가 "0"이면, 주메모리 로우 선택 신호(iADR10)는 래치 회로(3200)에 의해 래치되고, 뱅크 어드레스 신호(iAD13)가 "1"이면, 주메모리 로우 선택 신호(iADR10)는 래치 회로(3300)에서 래치된다.

제 1의 실시예에 따라 상기 설명된 도 9에 도시된 실시예에 있어서, 뱅크 선택 신호(BS)가 "0"이면, 뱅크 A가 지정되지만, 본 실시예에 따르면, 뱅크 어드레스 신호(iAD13)가 "0"이면, 뱅크 A가 지정되고, 뱅크 어드레스 신호(iAD13)가 "1"이면, 뱅크 B가 지정되는 것으로 정의된다. 이러한 정의에 따르면, 주메모리 로우 선택 신호(DXAn)는 뱅크 A가 활성화될 때 래치 회로(3200)에 의해 래치되며, 주메모리 로우 선택 신호(DXBn)는 뱅크 B가 활성화될 때 래치 회로(3300)에 의해 래치된다.

다음에, 도 11a 및 도 11b에 있어서, 클록 신호(CLK)의 상승 에지와 함께, 프리페치 명령이 실행되고, 데이터가 활성화된 뱅크로부터 부메모리의 소정의 채널로 전송된다. 이 데이터의 전송 동안, 도 12에 도시된 레지스터 회로(3400)는 뱅크 어드레스 신호(iAD13), 및 주메모리 로우 선택 신호(DXAn 및 DXBn)를 수신하여 유지한다. 즉, 이 프리페치 명령을 실행함으로써 생성되는 내부 전송 신호(iTS)에 의해 트리거되어, 데이터 전송용 부메모리 로우 선택 신호(CHT1 내지 CHT16)에 의해 지정된 각 레지스터(3410 내지 3415)에 주메모리 로우 선택 신호(DXAn 또는 DXBn)의 어느 하나와, 뱅크 어드레스 신호(iAD13)가 인가된다.

각 레지스터의 내부 동작이 도 14를 참조하여 간략히 설명될 것이다. 채널 0용의 레지스터(3410)가 데이터 전송용 부메모리 로우 선택 신호(CHT1)에 의해 현재 선택된 것으로 간주한다. 스위치 제어 신호 발생 회로(3410A)는 내부 전송 신호(iTS)에 의해 트리거되고, 뱅크 어드레스 신호(iAD13)에 기초하여 전송 스위치(3410b) 또는 전송 스위치(3410C)의 어느 하나에 전기적으로 접속된다. 이 때, 뱅크 어드레스 신호가 "0"이면, 전송 스위치(3410B)는 전기적으로 접속되고 주메모리 로우 선택 신호(DXAn)는 로우 어드레스 유지 회로(3410D)에 전송되어 유지된다.

이 로우 어드레스 유지 회로(3410D)에 유지된 주메모리 로우 선택 신호(DXAn)는 판독/기록용 부메모리 로우 선택 신호(CHS1)에 의해 데이터 전송 동안 전기적으로 접속되는 전송 스위치(3410E)를 통해 주메모리 로우 선택 신호(DXn)로서 출력된다. 뱅크 어드레스 신호(iAD13)가 "1"인 것으로 가정하면, 주메모리 로우 선택 신호(DXBn)는 전송 스위치(3410C)를 통해 로우 어드레스 유지 회로(3410D)에 인가되고, 주메모리 로우 선택 신호(DXn)로서 출력된다.

한편, 스위치 제어 신호 발생 회로(3410F)가 내부 전송 신호(iTS)에 의해 트리거되고 전송 스위치(3410F)에 전기적으로 접속되는 것으로 가정하자. 그러면, 뱅크 어드레스 신호(iAD13)는 전송 스위치(3410F)를 통해 뱅크 어드레스 유지 회로(3410H)에 전송되어 유지된다. 다음에, 뱅크 어드레스 유지 회로(3410H)에 유지된 뱅크 어드레스 신호(iAD13)는 데이터 전송 동안 주메모리 로우 선택 신호(DXn)와 함께 뱅크 선택 신호(BS)로서 판독/기록용 부메모리 로우 선택 신호(CHS1)에 의해 전기적으로 접속된 전송 스위치(3410J)를 통해 출력된다.

도 11a 및 도 11b에 대한 설명 부분으로 다시 돌아가서, 클록 신호(CLK)의 펄스 4의 상승 에지와 함께, 판독 명령(RED)이 수행되고 부메모리(102)의 데이터가 외부 구성 요소로 판독된다. 이 때, 채널 1에 접속된 주메모리 어드레스 신호의 일부인 주메모리 로우 선택 신호(DXn), 및 뱅크 어드레스 선택 신호(BS)는 주메모리 어드레스 정보 유지 회로로부터 피치환 어드레스 판정 회로(2001 및 2002)에 인가된다. 다음에, 제 1의 실시예와 동일한 방식으로, 주메모리 로우 선택 신호(DXn)와 뱅크 선택 신호(BS)를 참조함으로써, 주메모리의 결함 영역이 지정되고 결함 복구가 수행된다.

이러한 방식으로 판독 명령을 수행하는 동안, 활성화 명령 및 프리페치 명령을 수행하는 동안 각 채널에 접속되며, 판독 명령을 수행하는 동안 피치환 어드레스 판정 회로(2001 및 2002)에 인가되는 주메모리 로우 선택 신호(DXn)와 뱅크 선택 신호(BS)는 주메모리 어드레스 정보 유지 회로(3000)에 유지된다. 그러나, 제 1의 실시예에 따른 장치에서와 같이, 부메모리(102)의 채널을 액세스할 때 어드레스 정보를 주메모리에 입력할 필요는 없다.

기록 동안의 동작이 도 15 및 도 16을 참조하여 설명될 것이다. 상기 언급된 바와 같이, 판독 동안, 주메모리가 미리 액세스되기 때문에, 판독 동안 주메모리 로우 선택 신호(DXn)와 뱅크 선택 신호(BS)를 알 수 있지만, 기록 동안, 사용 중인 주메모리를 반드시 액세스할 필요는 없다. 따라서, 도 15에 도시된 바와 같이, 기록 명령(WRT)이 수행되기 이전에, 활성화 명령(ACT)과 프리페치 명령(PFC)의 실행 싸이클을 더미 싸이클로서 마련한다.

이 더미 싸이클에 있어서, 상술한 도 11a에 도시하는 경우의 동작과 같이, 기록의 대상이 되는 채널에 접속된 주메모리 로우 선택 신호(DXn)와 뱅크 선택 신호(BS)는 주메모리 어드레스 정보 유지 회로(3000) 내에 유지된다. 다음에, 기록의 대상이 되는 채널은 기록 명령을 수행하는 동안 지정된 부메모리 로우 선택 신호(CH)에 기초하여 지정되고, 이 채널에 접속된 주메모리 어드레스 정보 유지 회로(3000)의 레지스터에 유지된 주메모리 로우 선택 신호(DXn)와 뱅크 선택 신호(BS)는 피치환 어드레스 판정 회로(2001 및 2002)에 인가된다.

도 16에 도시된 타이밍도를 사용하여 동작이 다시 설명될 것이다. 활성화 명령(ACT)을 수행하는 동안, 뱅크 어드레스 신호(iAD13)와 주메모리 로우 선택 신호(iADR10)는 주메모리 어드레스 정보 유지 회로(3000)에 의해 수신되고, 내부 활성화 신호(iACT)에 의해 트리거된다. 도 16에 도시된 실시예에 있어서, 주메모리 로우 선택 신호(iADR10)는 주메모리 로우 선택 신호(DXAn)로서 수신된다. 그 다음, 프리페치 명령을 실행하는 동안, 내부 전송 신호가 생성되고; 이 신호에 의해 트리거되어, 주메모리 어드레스 정보 유지 회로(3000)는 뱅크 어드레스 신호(iAD13)를 수신한다. 그 후 기록 명령이 실행되면, 판독/기록용 부메모리 로우 선택 신호(CHS1)에 의해 지정된 주메모리 어드레스 정보 유지 회로(3000)의 레지스터 내에 유지된 주메모리 로우 선택 신호(DXn)와 뱅크 선택 신호(BS)는 피치환 어드레스 판정 회로(2001 및 2002)에 인가된다.

본 발명의 제 2의 실시예가 상술되었지만, 본 발명이 특정 실시예에 제한되지 않는다. 예를 들면, 상기 실시예에서는, 주메모리의 메모리 셀 어레이 각각은 주메모리의 어드레스인 주메모리 로우 선택 신호(DXn)에 의해 두 영역(1101 및 1102)으로 분할되지만, 이에 제한되는 것은 아니며, 더 많은 수의 영역으로 분할될 수도 있다. 이를 통해, 하나의 데이터 전송 버스 라인을 공유하는 더 많은 리던던시용 메모리 셀 클러스터를 사용함으로써, 더욱 많은 결함을 복구하는 것이 가능하게 되고, 복구율을 더 한층 개선할 수 있다.

본 발명에 따른 반도체 메모리 장치가 여러 실시예와 연계하여 설명되었지만, 본 발명의 본질은 이러한 특정 실시예에 의해 제한되지 않으며, 본 발명의 여러 수정예, 변형예, 및 대응예가 실시될 수 있으며, 본 발명의 본질은 하기의 특허청구범위에 의해 포괄되는 것으로 이해되어져야 한다.

Claims

주메모리, 부메모리, 및 다수의 데이터 전송 버스 라인으로 형성되며, 상기 데이터 전송 라인을 통해 상기 주메모리와 상기 부메모리 사이에서 양방향으로 데이터가 전송될 수 있도록 구성된 반도체 메모리 장치에 있어서,

판독 또는 기록 동작 동안, 외부 구성 요소에 의해 상기 부메모리에서 지정된 데이터에 대응하는 상기 주메모리의 어드레스를 참조함으로써 피치환 어드레스를 판정하며, 상기 판정 결과에 기초하여 상기 주메모리에 위치된 결함에 대한 결함 복구를 수행하는 리던던시용 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
주메모리, 부메모리, 및 다수의 데이터 전송 버스 라인으로 형성되며, 상기 주메모리와 상기 부메모리 사이에서 양방향으로 데이터가 전송될 수 있도록 구성된 반도체 메모리 장치에 있어서,

판독 또는 기록 동안 외부 구성 요소에 의해 상기 부메모리에서 지정된 어드레스와 상기 어드레스에 대응하는 상기 주메모리의 어드레스에 기초하여 피치환 어드레스를 판정하고, 그 다음 상기 판정의 결과에 기초하여 상기 주메모리에 위치된 결함에 대한 결함 복구를 수행하는 리던던시용 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항 또는 제 2항에 있어서,

상기 리던던시용 회로는,

상기 주메모리에 형성된 적어도 하나의 리던던시용 주메모리의 메모리 셀 어레이와; 상기 부메모리에 형성된 적어도 하나의 리던던시용 부메모리의 메모리 셀 어레이와; 상기 리던던시용 주메모리의 메모리 셀 어레이와 상기 리던던시용 부메모리의 메모리 셀 어레이를 접속시키며, 상기 리던던시용 주메모리의 메모리 셀 어레이와 상기 리던던시용 부메모리의 메모리 셀 어레이 사이에서 양방향으로 데이터가 전송될 수 있도록 구성된 리던던시용 전송 데이터 버스 라인; 및 상기 피치환 어드레스를 판정하는 적어도 하나의 피치환 어드레스 판정 소자를 포함하고,

상기 리던던시용 부메모리의 메모리 셀 어레이는 상기 피치환 어드레스 판정 소자에 의한 상기 판정의 결과에 기초하여 선택되는 것을 특징으로 하는 반도체 메모리 장치.
제 1항 또는 제 2항에 있어서,

상기 주메모리의 어드레스는, 상기 주메모리에 형성되며 상기 데이터 전송 버스선을 공유하는 메모리 셀 클러스터를 다수의 그룹으로 분할하고, 상기 다수의 그룹 중 어느 하나를 지정하는 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
제 4항에 있어서,

상기 주메모리의 어드레스는 상기 주메모리의 소정의 로우를 선택하는 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
제 4항에 있어서,

상기 주메모리의 어드레스는 상기 주메모리의 소정의 뱅크를 선택하는 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
제 4항에 있어서,

상기 주메모리의 어드레스는 상기 주메모리의 소정의 세그먼트를 선택하는 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
제 1항 또는 제 2항에 있어서,

상기 주메모리의 어드레스를 유지하여 상기 리던던시용 회로에 공급하는 유지 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.