KR20220100496A - 최적화된 리던던시 활용을 이용한 메모리 복구 - Google Patents

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KR20220100496A
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Abstract

M개의 기본 워드 라인 및 R개의 대체 워드 라인을 포함하는 메모리 뱅크, 행/열 디코더, 및 리던던시 퓨즈 소자 어레이를 포함하는 반도체 디바이스가 제공된다. 정렬된 기본 불량 비트 카운트 리스트가 워드 라인당 비트 불량 카운트에 대해 내림차순으로 생성된다. 정렬된 대체 불량 비트 카운트 리스트는 오름차순으로 M개의 기본 워드 라인의 오름차순으로 생성된다. 기본 워드 라인은 기본 불량 비트 수가 대체 불량 비트 카운트와 같거나 모든 대체 워드 라인이 모두 사용될 때까지, 리스트의 상단에서 하단까지, 대체 워드 라인으로 대체된다. 선택적으로, 정렬된 기본 불량 비트 카운트 리스트는 대체 프로세스 전에 워드 라인 어드레스의 오름차순 또는 내림차순으로 재정렬될 수 있다.

Description

최적화된 리던던시 활용을 이용한 메모리 복구{MEMORY REPAIR USING OPTIMIZED REDUNDANCY UTILIZATION}
본 출원은, 2021년 1월 8일에 출원된, 명칭(Memory Repair with Redundancy Utility Optimization)의 미국의 임시 특허 출원 제63/135,072의 우선권을 주장하는 바이며, 이 미국 출원의 전체 내용이 모든 목적에서 본 명세서에 포함된다.
최선의 노력에도 불구하고, 많은 메모리 다이가 결함이 있는 메모리 셀로 제조된다. 이러한 메모리 다이는 리던던시(redundancy) 셀을 활용하여 가동 메모리 다이(operational memory die)로 "복구(repair)"될 수 있다. 예를 들어, 적어도 하나의 결함이 있는 메모리 셀에 연결된 워드 라인은, 리던던시 메모리 셀의 행에 연결된 리던던시 워드 라인으로 논리적으로 대체될 수 있다. 리던던시 워드 라인의 총 개수보다 많은 워드 라인에 걸쳐 분포된 결함 메모리 셀을 포함하는 메모리 다이는 복구되지 않을 수 있으며, 따라서 폐기되어야 할 수 있다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처들은 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 일 실시예에 따른 예시적인 랜덤 액세스 메모리 다이의 컴포넌트 블록도이다.
도 2는 본 개시의 일 실시예에 따른 도 1의 예시적인 랜덤 액세스 메모리 다이 내의 메모리 뱅크의 확대도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 뱅크의 각각의 기본(primary) 워드 라인에 대해 워드 라인당 불량 비트 카운트(failed bit count)를 결정하는 프로세스를 개략적으로 도시한다.
도 4는 본 개시의 일 실시예에 따른 메모리 뱅크의 각각의 대체(replacement) 워드 라인에 대한 워드 라인당 불량 비트 카운트를 결정하는 프로세스를 개략적으로 도시한다.
도 5는 본 개시의 랜덤 액세스 메모리 다이를 제조하기 위한 처리 단계의 제1 예시적인 시퀀스를 도시하는 제1 순서도이다.
도 6은 본 개시의 일 실시예에 따른 도 1의 예시적인 랜덤 액세스 메모리 다이 내의 비트-레벨 치환(substitution) 메모리 셀의 확대도이다.
도 7은 본 개시의 일 실시예에 따른 도 1의 예시적인 랜덤 액세스 메모리 다이 내의 메모리 뱅크의 대안적인 구성의 확대도이다.
도 8은 본 개시의 랜덤 액세스 메모리 다이를 제조하기 위한 처리 단계의 제2 예시적인 시퀀스를 도시하는 제2 순서도이다.
도 9는 본 개시의 실시예의 방법을 사용하는 동안 생성되고 채택될 수 있는 다양한 불량 비트 카운트 리스트를 도표화한 표이다.
아래의 개시는 본 개시의 다양한 피처(feature)들을 구현하기 위한 많은 다양한 실시예들 또는 일례를 제공한다. 본 개시를 간단히 하도록, 컴포넌트 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 다른 구성 요소, 값, 동작, 물질, 배열 등도 고려된다. 예를 들어, 다음의 설명에서 제2 피처(feature) 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예들 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처들과 다른 요소(들) 또는 피처들(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 디바이스는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 예시적인 랜덤 액세스 메모리 다이의 컴포넌트 블록도가 도시된다. 랜덤 액세스 메모리 다이는 복수의 랜덤 액세스 메모리 셀, 즉 워드 라인 어드레스와 비트 라인 어드레스의 조합과 같은 논리 어드레스 세트의 지정 시에 무작위로 액세스될 수 있는 메모리 셀을 포함한다. 예를 들어, 랜덤 액세스 메모리 다이는, 액세스 트랜지스터 및 커패시터의 직렬 연결체의 각각을 포함하는 동적 랜덤 액세스 메모리 셀의 어레이를 포함할 수 있다. 커패시터의 일 노드는 액세스 트랜지스터의 소스 영역에 연결될 수 있고, 액세스 트랜지스터의 게이트 전극은 워드 라인 제어 트랜지스터에 의해 활성화될 수 있는 워드 라인의 일부일 수 있다. 액세스 트랜지스터의 드레인 영역은 드레인 접촉 비아 구조체와 같은 드레인 연결 구조체를 통해 각각의 비트 라인에 연결될 수 있다. 일반적으로, 각각의 랜덤 액세스 메모리 셀은 각각의 메모리 뱅크 내의 어레이 환경에서 제공될 수 있다.
예시적인 랜덤 액세스 메모리 다이는 8개의 메모리 뱅크를 포함하며 이는 정수(i)가 0에서 7까지 실행되는(run) "메모리 뱅크_i"로 라벨링된다. 일반적으로, 본 개시의 실시예에 따른 랜덤 액세스 메모리 다이는 적어도 하나의 메모리 뱅크를 포함한다. 각각의 메모리 뱅크는 워드 라인의 각각의 세트 및 비트 라인의 각각의 세트에 의해 액세스될 수 있는 메모리 셀의 2-차원 어레이를 포함한다. 각각의 워드 라인은 제1 수평 방향을 따라 측방향으로 이격될 수 있는 액세스 트랜지스터의 행(row)을 위한 게이트 전극을 포함하고, 각각의 비트 라인은 제1 수평 방향에 수직일 수 있는 제2 수평 방향을 따라 배열된 액세스 트랜지스터의 각각의 열(column) 내에 위치하는 드레인 영역의 각각의 세트에 연결될 수 있다. 랜덤 액세스 메모리 다이가 8개의 메모리 뱅크를 포함하는 실시예를 채택하여 본 개시가 설명되지만, 랜덤 액세스 메모리 다이 내에 다른 개수의 메모리 뱅크가 존재하는 실시예가 여기에서 명시적으로 고려된다.
랜덤 액세스 메모리 다이는 행/열 디코더 회로 - 랜덤 액세스 메모리 다이가 동작하는 동안 워드 라인 어드레스 및 비트 라인 어드레스를 디코딩하는 회로임 - 를 포함할 수 있다. 디코딩된 워드 라인 어드레스에 대응하는 워드 라인은 행/열 디코더 회로에 의해 활성화될 수 있고, 선택된 비트 라인의 어드레스를 포함하는 메모리 뱅크 내의 비트 라인의 세트는 행/열 디코더 회로에 의해 활성화될 수 있다. 일반적으로, 행/열 디코더 회로는, 랜덤 액세스 메모리 다이가 동작하는 동안 선택된 어드레스 또는 선택된 어드레스 범위와 연관된 적어도 하나의 워드 라인 및 비트 라인 세트를 활성화한다.
랜덤 액세스 메모리 다이는 랜덤 액세스 메모리 다이 내의 다양한 동작을 제어하는 제어 회로를 포함할 수 있다. 다양한 동작은 프로그래밍 동작(즉, 기록 동작), 소거 동작 및 판독 동작을 포함한다.
랜덤 액세스 메모리 다이는 랜덤 액세스 메모리 다이 안팎으로의 데이터 흐름을 제어하는 적어도 하나의 입력/출력 회로를 포함할 수 있다. 래치 및 데이터 버퍼가 적어도 하나의 입력/출력 회로 내에 제공될 수 있다.
랜덤 액세스 메모리 다이는 랜덤 액세스 메모리 다이 내의 메모리 뱅크 및 다양한 다른 회로에 전원 전압을 제공하도록 구성된 전원 회로를 포함할 수 있다. 클록 회로, 신호 버퍼 및 신호 증폭기와 같은 다양한 다른 주변 회로(미도시)가 필요에 따라 랜덤 액세스 메모리 다이 내에 제공될 수 있다.
본 개시의 일 양태에 따르면, 랜덤 액세스 메모리 다이는 제1 리던던시 퓨즈 소자(redundancy fuse element) 및 제2 리던던시 퓨즈 소자를 포함할 수 있는 리던던시 퓨즈 소자를 포함하는 적어도 하나의 리던던시 퓨즈 영역을 포함할 수 있다. 제1 리던던시 퓨즈 소자는, 전기적으로 프로그래밍 가능한 퓨즈와 같은 프로그래밍 가능한 판독 전용 메모리(PROM, Programmable Read Only Memory) 소자를 포함할 수 있다. 제1 리던던시 퓨즈 소자는 메모리 뱅크 내의 워드 라인과 행-열 디코더 회로 사이의 전기적 연결을 재구성하도록 구성될 수 있다. 예를 들어, 메모리 뱅크의 결함이 있는 기본 워드 라인 세트가 대체(replacement) 워드 라인 세트로 논리적으로 대체되는 경우, 제1 리던던시 퓨즈 소자는, 결함 워드 라인 중 하나에 대응하는 워드 라인 어드레스가 행/열 디코더 회로에 의해 디코딩될 때 대체 워드 라인 각각을 활성화하도록 구성된다. 일 실시예에서, 각각의 제1 리던던시 퓨즈 소자는 결함이 있는 기본 워드 라인을 대체 워드 라인의 각각으로 논리적으로 대체하기 위해 사용될 수 있다.
본 개시의 일 양태에 따르면, 치환(substitution) 메모리 셀이 메모리 뱅크에 제공될 수 있으며, 이는 결함이 있는 기본 워드 라인을 대체 워드 라인으로 대체한 이후에 임의의 메모리 뱅크에 남아 있을 수 있는 개별 메모리 비트를 논리적으로 대체하도록 사용될 수 있다. 일 실시예에서, 각각의 제2 리던던시 퓨즈 소자는, 결함이 있는 메모리 셀을 치환 메모리 셀의 각각으로, 즉 단일 데이터 비트를 저장하도록 구성된 단일 치환 메모리 셀로 논리적으로 대체하기 위해 사용될 수 있다.
도 2는 본 개시의 일 실시예에 따른 도 1의 예시적인 랜덤 액세스 메모리 다이 내의 메모리 뱅크의 확대도이다. 도 2에 도시된 메모리 뱅크는 도 1의 메모리 뱅크(예를 들어, 메모리 뱅크_0 내지 메모리 뱅크_7) 중 어느 하나일 수 있다. 본 개시의 일 실시예에 따르면, 메모리 뱅크는 기본 메모리 어레이 영역 및 리던던시 메모리 어레이 영역을 포함할 수 있다. 일 실시예에서, 기본 어레이 영역은 M개의 기본 워드 라인 및 N개의 비트 라인에 연결된 M x N개의 기본 메모리 셀을 포함하고, 리던던시 메모리 어레이 영역은 R개의 대체 워드 라인 및 N개의 비트 라인에 연결된 R x N개의 리던던시 메모리 셀을 포함한다. 일 실시예에서, 정수(M)은 2의 정수 거듭제곱인 수, 즉, 2k(여기서 k는 8 내지 20의 범위일 수 있음)일 수 있다. 정수(N)은 2의 정수 거듭제곱인 수, 즉, 2l(여기서 l은 8 내지 20의 범위일 수 있음)일 수도 있고 아닐 수도 있다. 정수(R)은 일반적으로 M 미만이고, 숫자(M)의 0.1 % 내지 10 %, 예를 들어 0.2 % 내지 5 %의 범위일 수 있다.
M x N개의 기본 메모리 셀은 기본 메모리 어레이 영역 내에 위치할 수 있다. R x N 리던던시 메모리 셀은 리던던시 메모리 어레이 영역 내에 위치할 수 있으며, 이는 비트 라인의 방향을 따라 기본 메모리 어레이 영역으로부터 측방향으로 오프셋될 수 있다. 기본 워드 라인은, 하나의 기본 워드 라인에서 다른 워드 라인으로 시프팅할 때마다 1씩 증가하는 숫자 인덱스를 사용하여 한 쪽에서 다른 쪽으로 순차적으로 번호가 매겨질 수 있다. 예를 들어, 기본 워드 라인은 (i+1)번째 기본 워드 라인이 PWL_i(여기서 정수(i)는 0에서 (M-1)로 변함)로 라벨링되도록 번호가 매겨질 수 있다. 대체 워드 라인은 하나의 대체 워드 라인에서 다른 대체 워드 라인으로 시프팅할 때마다 1씩 증가하는 숫자 인덱스를 사용하여 한 쪽에서 다른 쪽으로 순차적으로 번호가 매겨질 수 있다. 예를 들어, 대체 워드 라인은 (j+1)번째 대체 워드 라인이 RWL_j(여기서 정수(j)는 0에서 (R-1)로 변함)으로 라벨링되도록 번호가 매겨질 수 있다. 비트 라인은 기본 워드 라인 및 대체 워드 라인에 수직일 수 있다. 비트 라인은 (k+1)번째 비트 라인이 BL_k(여기서 정수(k)가 0에서(N-1)로 변함)으로 라벨링되도록 한 쪽에서 다른 쪽으로 순차적으로 번호가 매겨질 수 있다.
일반적으로, 각각의 메모리 뱅크는 반도체 제조 공정 단계의 시퀀스를 이용하여 제조될 수 있다. 각각의 랜덤 액세스 메모리 다이의 테스트는 웨이퍼 내의 랜덤 액세스 메모리 다이를 복수의 개별(discrete) 랜덤 액세스 메모리 다이로 다이싱하기 전에 수행될 수 있는 테스트 단계에서 수행될 수 있다. 각각의 메모리 셀의 기능 면에서의 불량은 테스트 단계 동안 각각의 메모리 뱅크 내에서 식별될 수 있다. M x N개의 기본 메모리 셀의 어레이의 불량 비트 맵(map) 및 R x N개의 리던던시 메모리 셀의 어레이의 불량 맵이 테스트 단계 동안 생성될 수 있다. 메모리 셀의 불량은 메모리 셀의 기능을 제공함에 있어서 모든 결함을 포함할 수 있으며, 프로그래밍 불량, 소거 불량 또는 판독 불량을 포함할 수 있다. 일반적으로 "1" 또는 "0"을 무작위로 기록하거나 "1" 또는 "0"에 대한 올바른 값을 무작위로 판독하는 데 있어서의 불량은 메모리 셀의 기능의 불량으로 간주될 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 뱅크의 각각의 기본 워드 라인(PWL_i)에 대해 워드 라인당 불량 비트 카운트(failed bit count)를 결정하는 프로세스를 개략적으로 도시한다. 임의의 소정의 기본 워드 라인(PWL_i)에 대한 워드 라인당 불량 비트 카운트는 기본 워드 라인(PWL_i)에 의해 어드레싱되는 불량 메모리 셀의 총 개수를 카운팅함으로써 결정될 수 있다. 예를 들어, 제1 기본 워드 라인(PWL_0)에 의해 어드레싱되는 불량 메모리 셀의 총 개수는 제1 기본 워드 라인(PWL_0)에 대한 제1 기본 불량 비트 카운트(PFBC(0))이다. 0과 M 사이의 정수(i) 각각에 대해(즉, 1에서 (M-1) 범위의 각각의 정수(i)에 대해), (i+1)번째 기본 워드 라인(PWL_i)에 의해 어드레싱된 불량 메모리 셀의 총 개수는 (i+1)번째 기본 워드 라인(PWL_i)에 대한 (i+1)번째 기본 불량 비트 카운트(PFBC(i))이다. 일반적으로, 메모리 뱅크의 각각의 기본 워드 라인(PWL_i)에 대한 워드 라인당 불량 비트 카운트는 각각의 기본 워드 라인(PWL_i)에 의해 어드레싱된 (테스트 단계에서 식별된) 불량 메모리 셀의 총 개수를 카운팅함으로써 생성될 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 뱅크의 각각의 리던던시 워드 라인(RWL_j)에 대한 워드 라인당 불량 비트 카운트를 결정하는 프로세스를 개략적으로 도시한다. 임의의 소정의 리던던시 워드 라인(RWL_j)에 대한 워드 라인당 불량 비트 카운트는 리던던시 워드 라인(RWL_j)에 의해 어드레싱되는 불량 메모리 셀의 총 개수를 카운팅함으로써 결정된다. 예를 들어, 제1 리던던시 워드 라인(RWL_0)에 의해 어드레싱되는 불량 메모리 셀의 총 개수는 제1 리던던시 워드 라인(RWL_0)에 대한 제1 리던던시 불량 비트 카운트(RFBC(0))이다. 0 내지 R의 각각의 정수(j)에 대해(즉, 1 내지 (R-1) 범위의 각각의 정수(j)에 대해), (j+1)번째 리던던시 워드 라인(RWL_j)에 의해 어드레싱되는 불량 메모리 셀의 총 개수는 (j+1)번째 리던던시 워드 라인(RWL_j)에 대한 (j+1)번째 리던던시 불량 비트 카운트(PFBC(j))이다. 일반적으로, 메모리 뱅크의 각각의 리던던시 워드 라인(RWL_j)에 대한 워드 라인당 불량 비트 카운트는 각각의 리던던시 워드 라인(RWL_j)에 의해 어드레싱되는 (테스트 단계에서 식별된) 불량 메모리 셀의 총 개수를 카운팅함으로써 생성될 수 있다.
도 5는 본 개시의 랜덤 액세스 메모리 다이를 제조하기 위한 처리 단계의 제1 예시적인 시퀀스를 도시하는 제1 순서도이다. 도 9는 본 개시의 실시예의 방법을 사용하는 동안 생성되고 채택될 수 있는 다양한 불량 비트 카운트 리스트를 도표화한 표이다. 도 1 내지 4 및 도 5의 단계(510)를 참조하면, M개의 기본 워드 라인 및 R개의 대체 워드 라인을 포함하는 메모리 뱅크, 행/열 디코더, 및 리던던시 퓨즈 소자의 어레이를 포함하는 반도체 디바이스가 제공될 수 있다.
도 5의 단계(520) 및 도 9를 참조하면, 정렬된(sorted) 기본 불량 비트 카운트 리스트가 예를 들어 테스터(tester) 상에서 또는 테스터와 통신하는 컴퓨팅 디바이스 상에서 실행되는 자동화된 프로그램에 의해 각각의 메모리 뱅크에 대해 생성될 수 있다. 정렬된 기본 불량 비트 카운트 리스트는 워드 라인당 비트 불량 카운트에 대해 내림차순(descending order)으로 M개의 기본 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를 표로 나타낸다. 따라서, 워드 라인당 가장 높은 비트 불량 카운트를 갖는 기본 워드 라인의 워드 라인 어드레스는 정렬된 기본 불량 비트 카운트 리스트의 상단에 나열되고, 워드 라인당 가장 낮은 비트 불량 카운트(기본 워드 라인의 우세한 부분(predominant fraction)(즉, 50 % 이상)이 완전히 기능하기 때문에 일반적으로 0임)을 갖는 기본 워드 라인의 워드 라인 어드레스는 정렬된 기본 불량 비트 카운트 리스트의 하단에 나열된다. 비제로(non-zero) 기본 불량 비트 카운트와 연관된 워드 라인 어드레스의 총 개수는 메모리 뱅크의 대체 워드 라인의 총 개수(R)보다 클 수도 있고 그렇지 않을 수도 있다.
예시적인 예에서, 정렬된 기본 불량 비트 카운트 리스트는, 적어도 하나의 테스트 데이터 패턴이 메모리 뱅크의 기본 메모리 어레이 영역에 기록되는 적어도 하나의 기록 동작을 수행함으로써 생성될 수 있다. 적어도 하나의 테스트 데이터 패턴이 기본 메모리 어레이 영역으로부터 판독되는 적어도 하나의 판독 동작이 수행될 수 있다. 각 기본 워드 라인당 메모리 비트 불량의 개수는 적어도 하나의 판독 동작과 적어도 하나의 기록 동작 간의 적어도 하나의 테스트 데이터 패턴의 변화에 기초하여 결정될 수 있다. 기본 워드 라인의 어드레스는 각 기본 워드 라인당 관련된 메모리 비트 불량 개수가 내림차순이 되도록 정렬될 수 있다.
도 5의 단계(530) 및 도 9를 참조하면, 정렬된 대체 불량 비트 카운트 리스트는 예를 들어 테스터 상에서 또는 테스터와 통신하는 컴퓨팅 디바이스 상에서 실행되는 자동화된 프로그램에 의해 각각의 메모리 뱅크에 대해 생성될 수 있다. 정렬된 대체 불량 비트 카운트 리스트는 워드 라인당 비트 불량 카운트에 대해 오름차순(ascending order)으로 R개의 대체 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를 표로 나타낸다. 따라서, 워드 라인당 가장 낮은 비트 불량 카운트(대체 워드 라인의 우세한 부분(predominant fraction)(즉, 50 % 이상)이 완전히 기능하기 때문에 일반적으로 0임)을 갖는 대체 워드 라인의 워드 라인 어드레스는 정렬된 대체 불량 비트 카운트 리스트의 상단에 나열되고, 워드 라인당 가장 높은 비트 불량 카운트 갖는 워드 라인의 워드 라인 어드레스는 정렬된 대체 불량 비트 카운트 리스트의 하단에 나열된다. 비제로 대체 불량 비트 카운트와 연관된 워드 라인 어드레스의 총 개수는 메모리 뱅크의 대체 워드 라인의 총 개수(R)보다 클 수도 있고 그렇지 않을 수도 있다.
예시적인 예에서, 정렬된 대체 불량 비트 카운트 리스트는, 적어도 하나의 테스트 데이터 패턴이 메모리 뱅크의 대체 메모리 어레이 영역에 기록되는 적어도 하나의 기록 동작을 수행함으로써 생성될 수 있다. 적어도 하나의 테스트 데이터 패턴이 대체 메모리 어레이 영역으로부터 판독되는 적어도 하나의 판독 동작이 수행될 수 있다. 각 대체 워드 라인당 메모리 비트 불량의 개수는 적어도 하나의 판독 동작과 적어도 하나의 기록 동작 간의 적어도 하나의 테스트 데이터 패턴의 변화에 기초하여 결정될 수 있다. 대체 워드 라인의 어드레스는 각 대체 워드 라인당 관련된 메모리 비트 불량 개수가 오름차순이 되도록 정렬될 수 있다.
도 5의 단계(540)을 참조하면, 리던던시 퓨즈 프로그래밍 프로세스가 수행될 수 있다. 리던던시 퓨즈 프로그래밍 프로세스는 테스트 단계의 일부일 수 있으며, 여기서 테스트 중인 메모리 다이 기능의 결핍(deficiency)이 대체 워드 라인의 활성화를 통해 그리고 치환 메모리 셀 영역의 치환 메모리 셀의 활성화를 통해 복구(repair)된다.
구체적으로, 리던던시 퓨즈 소자의 어레이 내의 제1 리던던시 퓨즈 소자가, 정렬된 기본 불량 비트 카운트 리스트 상의 기본 워드 라인을, 정렬된 대체 불량 비트 카운트 리스트 상에서 동일한 리스트 순번을 갖는 각각의 워드 라인으로 논리적으로 대체하도록 프로그래밍될 수 있다. 이 프로세스는, 행 단위로, 즉 라인 단위로, 정렬된 기본 불량 비트 카운트 리스트 및 정렬된 대체 불량 비트 카운트 리스트의 최상위 행부터 시작한다. 일 실시예에서, 정렬된 대체 불량 비트 카운트 리스트 내에서 결함이 있는 기본 워드 라인을 논리적으로 대체하는 각각의 대체 워드 라인의 행 번호(즉, 리스트 순번)는, 각각의 대체 워드 라인에 의해 대체되는 정렬된 기본 불량 비트 카운트 리스트 내의 결함이 있는 기본 워드 라인의 행 번호(즉, 리스트 순번)와 동일할 수 있다. 이 프로세스는 기본 불량 비트 카운트가 대체 불량 비트 카운트와 동일할 때까지 또는 R개의 대체 워드 라인 전부가 정렬된 기본 불량 비트 카운트 리스트 상의 R개의 최상위 기본 워드 라인의 대체에 사용될 때까지 계속될 수 있다. 기본 불량 비트 카운트가 대체 불량 비트 카운트와 동일한 경우 이 숫자를 워드 라인당 비트 불량 카운트에 대한 임계 개수(threshold number)라고 한다.
예를 들어, 완전히 기능하는(fully functional) 대체 워드 라인(즉, 각각의 기본 워드 라인에 의해 어드레싱된 임의의 불량 메모리 비트를 갖지 않는 워드 라인)의 총 개수가 R'(이는 R보다 크지 않음)이고, 비제로 불량 비트 카운트를 갖는 기본 워드 라인의 총 개수가 R'보다 크지 않은 경우, 비제로 불량 비트 카운트를 갖는 각각의 기본 워드 라인은 제1 리던던시 퓨즈 소자를 사용하는 각각의 완전히 기능하는 대체 워드 라인으로 논리적으로 대체될 수 있다.
완전히 기능하는 대체 워드 라인(즉, 각각의 기본 워드 라인에 의해 어드레싱된 임의의 불량 메모리 비트를 갖지 않는 워드 라인)의 총 개수가 R'(이는 R보다 크지 않음)이고, 비제로 불량 비트 카운트를 갖는 기본 워드 라인의 총 개수가 R'보다 큰 경우, 비제로 불량 비트 카운트를 갖는 R'개의 기본 워드 라인은 제1 리던던시 퓨즈 소자를 사용하는 R'개의 완전히 기능하는 대체 워드 라인의 각각으로 논리적으로 대체될 수 있다. 또한, R개의 대체 워드 라인 전부가 정렬된 기본 불량 비트 카운트 리스트 상의 R개의 최상위 기본 워드 라인의 대체에 사용될 때까지, 또는 기본 불량 비트 카운트가 동일한 리스트 순번에 대한(즉, 동일한 행 번호에 대한) 대체 불량 비트 카운트와 동일할 때까지, 즉 "워드 라인당 비트 불량 카운트에 대한 임계 개수"에 도달할 때까지, 추가의 대체 워드 라인이 정렬된 기본 불량 비트 카운트 리스트의 리스트 순번(즉, 행 번호)의 순서에서 비제로 불량 비트 카운트를 갖는 경우에도, 비제로 불량 비트 카운트를 갖는 추가의 기본 워드 라인이 추가의 대체 워드 라인 각각으로 논리적으로 대체될 수 있다.
일 실시예에서, 정렬된 기본 불량 비트 카운트 리스트 상의 R번째 기본 워드 라인의 불량 비트 카운트는 정렬된 대체 불량 비트 카운트 리스트 상의 R-번째 대체 워드 라인의 불량 비트 카운트보다 클 수 있다. 이 실시예에서, R개의 대체 워드 라인 전부는 정렬된 기본 불량 비트 카운트 리스트 상의 R개의 최상위 기본 워드 라인을 대체하도록 사용될 수 있다.
다른 실시예에서, 정렬된 기본 불량 비트 카운트 리스트 상의 R번째 기본 워드 라인의 불량 비트 카운트는 정렬된 대체 불량 비트 카운트 리스트 상의 R번째 대체 워드 라인의 불량 비트 카운트 이하일 수 있다. 이 실시예에서, 정렬된 기본 불량 비트 카운트 리스트 상의 대응하는 기본 워드 라인의 불량 비트 카운트가 정렬된 대체 불량 비트 카운트 리스트 상의 대응하는 대체 워드 라인의 불량 비트 카운트와 동일한 리스트 순번(즉, 행 번호)에 도달할 때, 논리적 대체 프로세스가 종료될 수 있다. 이 실시예에서, 대체 워드 라인 중 하나 이상은 임의의 기본 워드 라인을 대체하기 위해 사용되지 않는다.
본 개시의 일 실시예에 따르면, 정렬된 기본 불량 비트 카운트 리스트의 기본 워드 라인은, 정렬된 대체 불량 비트 카운트 리스트 상에서 동일한 리스트 순번(즉, 동일한 행)을 갖는 각각의 워드 라인으로, 상단에서 하단으로, 순차적으로 대체된다.
본 개시의 일 실시예에 따르면, 정렬된 기본 불량 비트 카운트 리스트 상의 기본 워드 라인의 서브세트를 정렬된 대체 불량 비트 카운트 리스트 상에서 동일한 리스트 순번을 갖는 각각의 워드 라인으로 논리적으로 대체한 후에, 적어도 하나의 복구되지 않은 결함 메모리 셀이 메모리 뱅크 내에 존재할 수 있다. 이 실시예에서, R개의 리던던시 워드 라인의 각각은 결함이 있는 기본 워드 라인(즉, 적어도 하나의 불량 메모리 셀에 부착된 기본 워드 라인) 각각을 대체하는 데 사용되거나, 나머지 대체되지 않은 결함이 있는 기본 워드 라인 중 임의의 것보다 동일한 수의 결함 메모리 셀을 갖거나 더 많은 수의 결함 메모리 셀을 갖는다.
본 개시의 일 양태에 따르면, 도 1 및 도 6을 집합적으로 참조하면, 랜덤 액세스 메모리 디바이스는 적어도 하나의 치환 메모리 셀 영역에 위치하는 치환 메모리 셀을 포함할 수 있다. 치환 메모리 셀들의 각각의 그룹은 치환 워드 라인 및 치환 비트 라인의 쌍과 같은 각각의 액세스 라인 쌍에 의해 개별적으로 액세스되도록 구성되는 치환 메모리 비트 어레이 내에 위치할 수 있다. 이 실시예에서, (리던던시 퓨즈 영역 내에 위치된) 리던던시 퓨즈 소자의 어레이 내의 제2 리던던시 퓨즈 소자는, 프로그래밍된 제2 리던던시 퓨즈 소자가 기본 메모리 어레이 영역 내에 위치하고 각각의 대체 워드 라인으로 논리적으로 대체되지 않는 각각의 기본 워드 라인에 연결된 각각의 불량 메모리 비트를, 치환 메모리 셀 각각으로 논리적으로 대체하도록 프로그래밍될 수 있다. 일 실시예에서, 치환 메모리 셀은 P x Q 사각형 어레이와 같은 주기적 어레이로서 배열될 수 있다.
따라서, 메모리 어레이 영역 내의 메모리 셀의 M x N 어레이 내의 각각의 불량 비트는, 대체 워드 라인 각각에 연결된 메모리 비트로 또는 치환 메모리 셀 내에 위치한 메모리 비트로 복구될 수 있다. 일 실시예에서, 각각의 대체 워드 라인에 부착된 N개의 메모리 셀의 세트가 동시에 액세스되고, 메모리 셀의 M x N 어레이 내의 불량 메모리 비트를 대체하는 각각의 치환 메모리 셀이 개별적으로 어드레싱된다. 행/열 디코더 회로와 리던던시 퓨즈 영역 내의 리던던시 퓨즈 소자의 조합은 컨트롤러에서 리던던시 워드 라인으로 그리고 치환 메모리 셀로 어드레스 선택(election) 신호를 리라우팅(re-route)한다.
일 실시예에서, 치환 메모리 셀에 액세스하기 위한 각 액세스 라인 쌍은 치환 메모리 셀 중 하나의 치환 메모리 셀에만 액세스하도록 구성될 수 있으며, 다른 모든 치환 메모리 셀과는 전기적으로 절연될 수 있다. 일 실시예에서, 치환 메모리 셀은 적어도 6개의 전계 효과 트랜지스터의 각각의 세트를 포함하는 정적 랜덤 액세스 메모리 셀의 어레이를 포함할 수 있다.
일 실시예에서, 제2 리던던시 퓨즈 소자는, 제어 회로(제2 리던던시 퓨즈 소자에 연결되고 제2 리던던시 퓨즈 소자의 구성에 기초하여 데이터 흐름을 제어함)가 치환 메모리 셀 각각으로 대체되는 각각의 불량 메모리 비트에 대한 데이터를 프로그래밍 동작 동안 치환 메모리 셀 각각으로 리라우팅하도록 프로그래밍될 수 있다. 또한, 제2 리던던시 퓨즈 소자는, 제어 회로(제2 리던던시 퓨즈 소자에 연결되고 제2 리던던시 퓨즈 소자의 구성에 기초하여 데이터 흐름을 제어함)가 소거 동작 동안 치환 메모리 셀 각각으로 대체되는 각각의 불량 메모리 비트에 대한 소거 신호를 치환 메모리 셀 각각으로 리라우팅하도록 프로그래밍될 수 있다. 제어 회로는, 치환 메모리 셀의 각각으로 대체된 각각의 불량 메모리 비트에 대한 데이터를, 판독 동작 동안 치환 메모리 셀 각각으로부터 판독된 데이터로 덮어쓰기(overwrite)할 수 있다. 따라서, 메모리 어레이 영역 및 리던던시 셀 영역으로부터의 판독 동작은 적어도 하나의 치환 메모리 셀의 각각의 세트로부터의 판독 동작과 동시에 수행될 수 있고, 적어도 하나의 치환 메모리 셀이 각각의 치환 메모리 셀로 논리적으로 대체된 메모리 어레이 영역(메모리 셀의 M x N 어레이를 포함함) 내의 결함이 있는 메모리 셀로부터의 데이터를 덮어쓰는 덮어쓰기 동작으로 이어질 수 있다.
도 7은 본 개시의 일 실시예에 따른 도 1의 예시적인 랜덤 액세스 메모리 다이 내의 메모리 뱅크의 대안적인 구성의 확대도이다. 메모리 뱅크의 대안적인 구성에서, R개의 대체 워드 라인은 M개의 기본 워드 라인의 적어도 서브세트만큼 서로로부터 또는 서로 간에 측방향으로 이격된 적어도 2개의 리던던시 메모리 셀 영역에 위치된다. 다시 말해서, 대체 메모리 셀의 R x N 어레이는 대체 메모리 셀의 다수의 Rs x N 어레이로 분할될 수 있으며, 여기서 인덱스(s)는 0에서 적어도 1인 정수(T)까지 이어진다. 정수(T)는 1 내지 127의 범위일 수 있고, 대체 메모리 셀의 다중 어레이의 총 개수와 동일하다. 0에서 T까지 범위의 인덱스(s)에 대한 Rs의 모든 값의 합은 R과 같다.
일 실시예에서, 랜덤 액세스 메모리 디바이스는 메모리 뱅크 내의 각각의 메모리 비트가 내부에 전하를 저장하도록 구성된 커패시터 구조체 및 커패시터 안팎으로 전하의 흐름을 제어하도록 구성된 액세스 트랜지스터의 각각의 직렬 연결체를 포함하는 동적 랜덤 액세스 메모리 디바이스를 포함한다.
일반적으로, 기본 워드 라인은 메모리 셀의 M x N 어레이를 포함하는 단일 메모리 어레이 내에 형성될 수 있거나, 메모리 셀의 각각의 Mt x N 어레이를 포함하여 모든 Mt의 합이 M과 같도록 하는 적어도 2개의 메모리 어레이 내에 형성될 수 있다. 메모리 어레이의 총 개수는 1 내지 128의 범위일 수 있지만 더 많은 수가 사용될 수 있다. 또한, 리던던시 워드 라인은, 단일 리던던시 메모리 셀 영역 내에 또는 0 내지 T의 범위의 인덱스(s)에 걸쳐 Rs에 대한 모든 값의 합이 R이 되도록 대체 메모리 셀의 각각의 Rs x N 어레이를 포함하는 적어도 2개의 리던던시 메모리 셀 영역 내에 형성될 수 있다. 리던던시 메모리 셀 영역의 총 개수는 1 내지 128의 범위일 수 있지만, 더 많은 수가 사용될 수 있다. 다중 메모리 어레이 영역 및/또는 다중 리던던시 메모리 셀 영역이 있는 실시예에서, 이러한 다중 메모리 어레이 영역 및/또는 다중 리던던시 메모리 셀 영역은 비트 라인 방향을 따라 서로 측방향으로 이격될 수 있고, 비트 라인 방향을 따라 서로 인터레이스(interlace)될 수 있다. 다시 말해서, 메모리 어레이 영역의 인스턴스 및/또는 리던던시 메모리 셀 영역의 인스턴스는 비트 라인 방향을 따라 교번할 수 있다. 비트 라인은 메모리 어레이 영역(들) 및 리던던시 메모리 셀 영역(들)의 각각을 통해 연속적으로 연장될 수 있다. 예를 들어, 일 실시예에서, 메모리 셀의 M x N 어레이를 포함하는 단일 메모리 어레이가 단일 리던던시 메모리 셀 영역와 함께 형성될 수 있다. 다른 실시예에서, 메모리 셀의 M x N 어레이를 포함하는 단일 메모리 어레이가 0 내지 T의 범위의 인덱스(s)에 걸쳐 Rs에 대한 모든 값의 합이 R이 되도록 대체 메모리 셀의 각각의 Rs x N 어레이를 포함하는 적어도 2개의 리던던시 메모리 셀 영역과 함께 형성될 수 있다. 이러한 실시예에서, 적어도 2개의 리던던시 메모리 셀 영역은 단일 메모리 어레이 전후에 형성될 수 있다. 다른 실시예에서, 모든 Mt의 합이 M과 같도록 메모리 셀의 각각의 Mt x N 어레이를 포함하는 적어도 2개의 메모리 어레이가 0 내지 T의 범위의 인덱스(s)에 걸쳐 Rs에 대한 모든 값의 합이 R이 되도록 대체 메모리 셀의 각각의 Rs x N 어레이를 포함하는 적어도 2개의 리던던시 메모리 셀 영역과 함께 형성될 수 있다. 이러한 실시예에서, 적어도 2개의 리던던시 메모리 셀 영역은 적어도 2개의 메모리 어레이 각각 이후에 형성될 수 있다. 다른 실시예에서, 모든 Mt의 합이 M과 같도록 메모리 셀의 각각의 Mt x N 어레이를 포함하는 적어도 2개의 메모리 어레이가 0 내지 T의 범위의 인덱스(s)에 걸쳐 Rs에 대한 모든 값의 합이 R이 되도록 대체 메모리 셀의 각각의 Rs x N 어레이를 포함하는 적어도 2개의 리던던시 메모리 셀 영역과 함께 형성될 수 있다. 이러한 실시예에서, 적어도 2개의 리던던시 메모리 셀 영역은 적어도 2개의 메모리 어레이 각각 이전에 또는 이후에 형성될 수 있다.
도 8은 본 개시의 랜덤 액세스 메모리 다이를 제조하기 위한 처리 단계의 제2 예시적인 시퀀스를 도시하는 제2 순서도이다.
도 1-4, 6, 및 7 및 도 8의 단계(810)를 집합적으로 참조하면, 랜덤 액세스 메모리 디바이스를 제조하는 방법은 M개의 기본 워드 라인 및 R개의 대체 워드 라인을 포함하는 메모리 뱅크, 행/열 디코더, 및 리던던시 퓨즈 소자의 어레이를 포함하는 반도체 디바이스를 제공하는 단계를 포함할 수 있다.
도 1-4, 6, 및 7 및 도 8의 단계(820) 및 도 9를 집합적으로 참조하면, 방법은, 워드 라인당 비트 불량 카운트에 대한 내림차순으로 M개의 기본 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를 표로 나타내는 정렬된 기본 불량 비트 카운트 리스트를 생성하는 단계를 포함할 수 있다. 동일한 처리 단계가 도 5의 단계(520)에서와 같이 사용될 수 있다.
도 1-4, 6, 및 7 및 도 8의 단계(830) 및 도 9를 집합적으로 참조하면, 방법은, 워드 라인당 비트 불량 카운트에 대해 오름차순으로 R개의 대체 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를 표로 나타내는 정렬된 대체 불량 비트 카운트 리스트를 생성하는 단계를 포함할 수 있다. 동일한 처리 단계가 도 5의 단계(530)에서와 같이 사용될 수 있다.
도 1-4, 6, 및 7 및 도 8의 단계(840)를 집합적으로 참조하면, 방법은, 동일한 불량 카운트 행 번호 및 R의 최소값과 동일한 총 대체 카운트 수를 결정하는 단계를 포함할 수 있다. 대체 카운트 수는 리스트 순번(즉, 행 번호)이며, 그 번호까지 대체 프로세스가 정렬된 기본 불량 비트 카운트 리스트 내에서 후속적으로 수행된다. 다시 말해서, 정렬된 기본 불량 비트 카운트 리스트의 상단 부분의 불량 기본 워드 라인에 대한 후속 대체 작업은 대체 카운트 번호와 동일한 리스트 순번에서 종료된다.
동일한 불량 카운트 행 번호는 정렬된 기본 불량 비트 카운트 리스트의 기본 불량 비트 카운트가 정렬된 대체 불량 비트 카운트 리스트 내의 대체 불량 비트 카운트와 동일한 리스트 순번, 즉, 워드 라인당 비트 불량 카운트에 대한 임계 개수와 동일한 리스트 순번(또는 테이블의 행 번호)이다. 이 실시예에서, 동일한 불량 카운트 행 번호 이상의 리스트 순번(즉, 리스트의 행 번호)을 갖는 임의의 불량 기본 워드 라인을 동일한 리스트 순번을 갖는 각각의 대체 워드 라인으로 대체하는 것은, 각각의 대체 워드 라인이 동일한 수의 불량 메모리 비트를 갖거나 더 많은 수의 불량 메모리 비트를 갖기 때문에 무의미하다.
도 1-4, 6, 및 7 및 도 8의 단계(850) 및 도 9를 집합적으로 참조하면, 방법은, 총 대체 카운트 수의 기본 워드 라인의 리스트 항목을 포함하는 최상위 서브세트를 어드레스 오름차순 또는 어드레스 내림차순으로 재정렬함으로써 기본 불량 비트 카운트 리스트에서 수정되는 재정렬된 기본 불량 비트 카운트 리스트를 생성하는 단계를 포함할 수 있다. 다시 말해서, 이후에 대체 워드 라인으로 논리적으로 대체될 결함이 있는 기본 워드 라인의 기본 워드 라인 어드레스만이 어드레스 오름차순 또는 어드레스 내림차순으로 정렬된다.
본 개시의 일 양태에 따르면, 재정렬 알고리즘은, 물리적 라우팅 거리(즉, 전기적 신호를 전송하기 위한 금속 상호 연결 구조체의 물리적 거리)가 결함이 있는 기본 워드 라인을 대체 워드 라인으로 논리적으로 대체한 후에 최소화될 수 있도록 어드레스 오름차순의 순서와 내림차순 어드레스의 순서 사이에서 선택할 수 있다.
일 실시예에서, 재정렬된 대체 불량 비트 카운트 리스트가 생성될 수 있으며, 이는 총 대체 카운트 수의 대체 워드 라인의 리스트 항목을 포함하는 최상위 서브세트를 어드레스 오름차순 또는 어드레스 내림차순으로 재정렬함으로써 대체 불량 비트 카운트 리스트에서 수정된 것이다. 다시 말해서, 이후에 결함이 있는 기본 워드 라인을 논리적으로 대체하기 위한 결함이 있는 기본 워드 라인의 대체 워드 라인 어드레스만이 어드레스 오름차순 또는 어드레스 내림차순으로 정렬된다. 재정렬된 기본 불량 비트 카운트 리스트가 워드 라인 어드레스 오름차순으로 정렬되면, 재정렬된 대체 불량 비트 카운트 리스트는 워드 라인 어드레스 오름차순으로 정렬된다. 재정렬된 기본 불량 비트 카운트 리스트가 워드 라인 어드레스 내림차순으로 정렬되면, 재정렬된 대체 불량 비트 카운트 리스트는 워드 라인 어드레스 내림차순으로 정렬된다.
도 1-4, 6, 및 7 및 도 8의 단계(860)를 집합적으로 참조하면, 방법은, 리던던시 퓨즈 프로그래밍 프로세스를 수행하는 단계를 포함할 수 있으며, 여기서 리던던시 퓨즈 소자의 어레이 내의 제1 리던던시 퓨즈 소자가, 재정렬된 기본 불량 비트 카운트 리스트에서의 총 대체 카운트 수의 리스트 항목이 대체될 때까지, 재정렬된 기본 불량 비트 카운트 리스트 상의 기본 워드 라인을 정렬된 대체 불량 비트 카운트 리스트에서 동일한 리스트 순번을 갖는 각각의 워드 라인으로 논리적으로 대체하도록 프로그래밍될 수 있다. 도 8의 단계(860)에서 도 5의 단계(540)이 사용될 수 있다.
일 실시예에서, 재정렬된 기본 불량 비트 카운트 리스트 상의 기본 워드 라인은, 정렬된 대체 불량 비트 카운트 리스트 상에서 동일한 리스트 순번을 갖는 각각의 워드 라인으로, 상단에서 하단까지, 순차적으로 대체된다.
일 실시예에서, 랜덤 액세스 메모리 디바이스는 각각의 액세스 라인 쌍에 의해 개별적으로 액세스되도록 구성된 대체 메모리 비트 어레이 내에 위치된 치환 메모리 셀을 포함한다. 리던던시 퓨즈 소자의 어레이 내의 제2 리던던시 퓨즈 소자는, 기본 메모리 어레이 영역 내에 위치하고 각각의 대체 워드 라인으로 논리적으로 대체되지 않은 각각의 기본 워드 라인에 연결된 각각의 불량 메모리 비트를 치환 메모리 셀 각각으로 논리적으로 대체하도록 프로그래밍될 수 있다.
일 실시예에서, 기본 워드 라인 각각을 대체하는 모든 대체 워드 라인의 세트의 어드레스는 R개의 대체 워드 라인 중 한쪽에서 다른 쪽으로 강증가(strictly increase)하거나 강감소(strictly decrease)한다.
모든 도면을 참조하고 본 개시의 다양한 실시예에 따르면, 랜덤 액세스 메모리 디바이스가 제공되며, 랜덤 액세스 메모리 디바이스는, 기본 메모리 어레이 영역 및 리던던시 메모리 어레이 영역을 포함하는 메모리 뱅크 - 기본 어레이 영역은 M개의 기본 워드 라인 및 N개의 비트 라인에 연결된 M x N 기본 메모리 셀을 포함하고, 리던던시 메모리 어레이 영역은 R개의 대체 워드 라인 및 N개의 비트 라인에 연결된 R x N 리던던시 메모리 셀을 포함함 -; 및 워드 라인당 비트 불량 카운트에 대한 임계 개수보다 더 많은 불량 메모리 비트를 갖는 기본 어레이 영역 내의 각각의 기본 워드 라인을, 워드 라인당 비트 불량 카운트에 대한 임계 개수보다 크지 않은 각각의 비트 불량 카운트 수를 갖는 리던던시 워드 라인 각각으로 논리적으로 대체하도록 구성된 제1 리던던시 퓨즈 소자 - 워드 라인당 비트 불량 카운트에 대한 임계 개수는 양의 정수임 - 을 포함한다. 랜덤 액세스 메모리 디바이스는, 임의의 기본 워드 라인을 대체하지 않는 각각의 리던던시 워드 라인이 워드 라인당 비트 불량 카운트에 대한 임계 개수 이상인 각각의 비트 불량 카운트 수를 포함하는 제1 피처; 및 적어도 하나의 기본 워드 라인이, 워드 라인당 비트 불량 카운트에 대한 임계 개수 이하인 각각의 비제로 비트 불량 카운트 수를 가지며 리던던시 워드 라인 중 임의의 것으로 대체되지 않는 제2 피처 중에서 선택된 적어도 하나의 피처를 포함한다.
일 실시예에서, 랜덤 액세스 메모리 디바이스는, 각각의 액세스 라인 쌍에 의해 개별적으로 액세스되도록 구성된 대체 메모리 비트 어레이 내에 위치된 치환 메모리 셀; 및 기본 메모리 어레이 영역 내에 위치하고 각각의 대체 워드 라인으로 논리적으로 대체되지 않은 각각의 기본 워드 라인에 연결된 각각의 불량 메모리 비트를 치환 메모리 셀 각각으로 논리적으로 대체하도록 구성된 제2 리던던시 퓨즈 소자를 포함한다.
일 실시예에서, 각 액세스 라인 쌍은 치환 메모리 셀 중 하나의 치환 메모리 셀에만 액세스하도록 구성되고, 다른 모든 치환 메모리 셀과는 전기적으로 절연된다. 일 실시예에서, 치환 메모리 셀은 적어도 6개의 전계 효과 트랜지스터의 각각의 세트를 포함하는 정적 랜덤 액세스 메모리 셀의 어레이를 포함한다.
일 실시예에서, 랜덤 액세스 메모리 디바이스는, 제어 회로로서, 치환 메모리 셀 각각으로 대체되는 각각의 불량 메모리 비트에 대한 데이터를 프로그래밍 동작 동안 치환 메모리 셀 각각으로 리라우팅하고; 치환 메모리 셀 각각으로 대체된 각각의 불량 메모리 비트에 대한 데이터를 판독 동작 동안 치환 메모리 셀 각각으로부터 판독된 데이터로 덮어쓰도록 구성되는 제어 회로를 더 포함한다.
일 실시예에서, 랜덤 액세스 메모리 디바이스는, 기본 워드 라인 각각을 대체하는 모든 대체 워드 라인의 세트의 어드레스가 R x N 리던던시 메모리 셀 내에서 한쪽에서 다른 쪽으로 강증가하거나 강감소하는 피처; 및 R x N 리던던시 메모리 셀이 M x N 기본 메모리 셀의 적어도 서브세트만큼 서로로부터 또는 서로 간에 측방향으로 이격된 적어도 2개의 리던던시 메모리 셀 영역을 포함하는 피처에서 선택된 적어도 하나의 피처를 포함한다.
본 개시의 다양한 실시예는 높은 비트 에러율(BER, Bit Error Rate) - 즉 단일 비트를 저장하도록 구성된 임의의 소정의 메모리 셀에 대한 기능적 불량의 확률 - 을 갖는 랜덤 액세스 메모리 다이를 복구하는 데 채택될 수 있다. 예시적인 비교예의 복구 방식에서, 메모리 어레이 영역이 1,024개의 기본 워드 라인 및 4,096개의 비트 라인을 포함하고, 리던던시 셀 영역이 64개의 대체 워드 라인 및 동일한 수의 비트 라인을 포함하고, 비트 에러율이 100백만분율(100 parts per million)(즉, 0.0001)인 경우, 완전히 기능하는 대체 워드 라인만(즉, 어떠한 불량 메모리 비트에도 연결되지 않은 대체 워드 라인만) 사용하는 대체 방식은 모든 대체 워드 라인의 약 60 %를 활용하는 리던던시 복구 프로세스 후에 약 82백만분율의 유효 비트 에러율을 제공한다. 이에 반해, 본 개시의 실시예를 채택한 예시적인 리페어 방식에서, 메모리 어레이 영역이 1,024개의 기본 워드 라인 및 4,096개의 비트 라인을 포함하고, 리던던시 셀 영역이 64개의 대체 워드 라인 및 동일한 수의 비트 라인을 포함하고, 비트 에러율이 100백만분율(즉, 0.0001)인 경우, 본 개시의 실시예에 따른 대체 방식은 모든 대체 워드 라인의 약 90 %를 활용하는 리던던시 복구 프로세스 후에 약 78백만분율의 유효 비트 에러율을 제공할 수 있다. 본 개시의 실시예에 따르면, 치환 메모리 셀을 활용하면, (치환 메모리 셀의 총 개수에 따라) 100 %에 가까운 수율을 달성할 수 있다.
다른 예시적인 비교예의 복구 방식에서, 메모리 어레이 영역이 1,024개의 기본 워드 라인 및 4,096개의 비트 라인을 포함하고, 리던던시 셀 영역이 64개의 대체 워드 라인 및 동일한 수의 비트 라인을 포함하고, 비트 에러율이 1,000백만분율(100 parts per million)(즉, 0.001)인 경우, 완전히 기능하는 대체 워드 라인만(즉, 어떠한 불량 메모리 비트에도 연결되지 않은 대체 워드 라인만) 사용하는 대체 방식은 모든 대체 워드 라인의 약 5 %를 활용하는 리던던시 복구 프로세스 후에 약 995백만분율의 유효 비트 에러율을 제공한다. 높은 비트 에러율은 완전히 기능하는 대체 워드 라인의 수를 크게 줄여서, 복구가 비효율적이다. 이에 반해, 본 개시의 실시예를 채택한 예시적인 복수 방식에서, 메모리 어레이 영역이 1,024개의 기본 워드 라인 및 4,096개의 비트 라인을 포함하고, 리던던시 셀 영역이 64개의 대체 워드 라인 및 동일한 수의 비트 라인을 포함하고, 비트 에러율이 1,000백만분율(즉, 0.001)인 경우, 본 개시의 실시예에 따른 대체 방식은 모든 대체 워드 라인의 약 90 %를 활용하는 리던던시 복구 프로세스 후에 약 940백만분율의 유효 비트 에러율을 제공할 수 있다. 비교예의 복구 방식에 비해 본 개시의 실시예에 따르면, 치환 메모리 셀을 활용하면, (치환 메모리 셀의 총 개수에 따라) 훨씬 더 높은 수율을 달성할 수 있다. 따라서, 본 개시의 실시예는 리던던시 복구 후에 더 높은 다이 수율을 제공할 수 있다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처부를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 랜덤 액세스 메모리 디바이스를 제조하는 방법에 있어서,
M개의 기본 워드 라인 및 R개의 대체 워드 라인을 포함하는 메모리 뱅크, 행/열 디코더, 및 리던던시 퓨즈 소자의 어레이를 포함하는 반도체 디바이스를 제공하는 단계;
M개의 기본 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를, 워드 라인당 비트 불량 카운트에 대해 내림차순으로, 표로 나타내는 정렬된 기본 불량 비트 카운트 리스트를 생성하는 단계;
R개의 대체 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를, 워드 라인당 비트 불량 카운트에 대해 오름차순으로, 표로 나타내는 정렬된 대체 불량 비트 카운트 리스트를 생성하는 단계; 및
기본 불량 비트 카운트가 대체 불량 비트 카운트와 동일할 때까지, 또는 R개의 대체 워드 라인 전부가 정렬된 기본 불량 비트 카운트 리스트 상의 R개의 최상위 기본 워드 라인의 대체에 사용될 때까지, 리던던시 퓨즈 소자의 어레이 내의 제1 리던던시 퓨즈 소자가 정렬된 기본 불량 비트 카운트 리스트 상의 기본 워드 라인을 정렬된 대체 불량 비트 카운트 리스트 상에서 동일한 리스트 순번을 갖는 각각의 워드 라인으로 논리적으로 대체하도록 프로그래밍되는 리던던시 퓨즈 프로그래밍 프로세스를 수행하는 단계를 포함하는, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
정렬된 기본 불량 비트 카운트 리스트 상의 기본 워드 라인은 정렬된 대체 불량 비트 카운트 리스트 상에서 동일한 리스트 순번을 갖는 각각의 워드 라인으로, 상단에서 하단까지, 순차적으로 대체되는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
정렬된 기본 불량 비트 카운트 리스트를 생성하는 단계는,
적어도 하나의 테스트 데이터 패턴이 기본 메모리 어레이 영역에 기록되는 적어도 하나의 기록 동작을 수행하는 단계;
적어도 하나의 테스트 데이터 패턴이 기본 메모리 어레이 영역에서 판독되는 적어도 하나의 판독 동작을 수행하는 단계;
적어도 하나의 판독 동작과 적어도 하나의 기록 동작 간의 적어도 하나의 테스트 데이터 패턴의 변화에 기초하여 각 기본 워드 라인당 메모리 비트 불량의 개수를 결정하는 단계; 및
각 기본 워드 라인당 관련 메모리 비트 불량의 개수가 내림차순이도록 기본 워드 라인의 어드레스를 정렬하는 단계를 포함하는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 4. 실시예 3에 있어서,
정렬된 대체 불량 비트 카운트 리스트를 생성하는 단계는,
적어도 하나의 테스트 데이터 패턴이 대체 메모리 어레이에 기록되는 적어도 하나의 기록 동작을 수행하는 단계;
적어도 하나의 테스트 데이터 패턴이 대체 메모리 어레이에서 판독되는 적어도 하나의 판독 동작을 수행하는 단계;
적어도 하나의 판독 동작과 적어도 하나의 기록 동작 간의 적어도 하나의 테스트 데이터 패턴의 변화에 기초하여 각 대체 워드 라인당 메모리 비트 불량의 개수를 결정하는 단계; 및
각 대체 워드 라인당 관련 메모리 비트 불량의 개수가 오름차순이도록 대체 워드 라인의 어드레스를 정렬하는 단계를 포함하는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 5. 실시예 1에 있어서,
랜덤 액세스 메모리 디바이스는, 각각의 액세스 라인 쌍에 의해 개별적으로 액세스되도록 구성된 대체 메모리 비트 어레이 내에 위치된 치환 메모리 셀을 포함하고;
방법은, 리던던시 퓨즈 소자의 어레이 내에 제2 리던던시 퓨즈 소자를 프로그래밍하는 단계 - 이에 의해, 프로그래밍된 제2 리던던시 퓨즈 소자가 기본 메모리 어레이 영역 내에 위치하고 각각의 대체 워드 라인으로 논리적으로 대체되지 않은 각각의 기본 워드 라인에 연결된 각각의 불량 메모리 비트를 치환 메모리 셀 각각으로 논리적으로 대체하도록 함 - 를 포함하는, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 6. 실시예 5에 있어서,
각 액세스 라인 쌍은 치환 메모리 셀 중 하나의 치환 메모리 셀에만 액세스하도록 구성되고, 다른 모든 치환 메모리 셀과는 전기적으로 절연되는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 7. 실시예 5에 있어서,
치환 메모리 셀은 적어도 6개의 전계 효과 트랜지스터의 각각의 세트를 포함하는 정적 랜덤 액세스 메모리 셀의 어레이를 포함하는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 8. 실시예 5에 있어서,
제2 리던던시 퓨즈 소자는,
제2 리던던시 퓨즈 소자에 연결된 제어 회로가 치환 메모리 셀 각각으로 대체되는 각각의 불량 메모리 비트에 대한 데이터를 프로그래밍 동작 동안 치환 메모리 셀 각각으로 리라우팅(re-route)하고;
제어 회로가 치환 메모리 셀 각각으로 대체된 각각의 불량 메모리 비트에 대한 데이터를 판독 동작 동안 치환 메모리 셀 각각으로부터 판독된 데이터로 덮어쓰기하도록 프로그래밍되는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 9. 실시예 1에 있어서,
R개의 대체 워드 라인은 M개의 기본 워드 라인의 적어도 서브세트만큼 서로로부터 또는 서로 간에 측방향으로 이격된 적어도 2개의 리던던시 메모리 셀 영역에 위치하는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 10. 실시예 1에 있어서,
랜덤 액세스 메모리 디바이스는, 메모리 뱅크 내의 각각의 메모리 비트가 내부에 전하를 저장하도록 구성된 커패시터 구조체 및 커패시터 안팎으로 전하의 흐름을 제어하도록 구성된 액세스 트랜지스터의 각각의 직렬 연결체를 포함하는 동적 랜덤 액세스 메모리 디바이스를 포함하는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 11. 랜덤 액세스 메모리 디바이스를 제조하는 방법에 있어서,
M개의 기본 워드 라인 및 R개의 대체 워드 라인을 포함하는 메모리 뱅크, 행/열 디코더, 및 리던던시 퓨즈 소자의 어레이를 포함하는 반도체 디바이스를 제공하는 단계;
M개의 기본 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를, 워드 라인당 비트 불량 카운트에 대해 내림차순으로, 표로 나타내는 정렬된 기본 불량 비트 카운트 리스트를 생성하는 단계;
R개의 대체 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를, 워드 라인당 비트 불량 카운트에 대해 오름차순으로, 표로 나타내는 정렬된 대체 불량 비트 카운트 리스트를 생성하는 단계;
동일한 불량 카운트 행 번호 및 R의 최소값과 동일한 총 대체 카운트 수를 결정하는 단계 - 동일한 불량 카운트 행 번호는 정렬된 기본 불량 비트 카운트 리스트의 기본 불량 비트 카운트가 정렬된 대체 불량 비트 카운트 리스트 내의 대체 불량 비트 카운트와 동일한 리스트 순번임 -;
총 대체 카운트 수의 기본 워드 라인의 리스트 항목을 포함하는 최상위 서브세트를 어드레스 오름차순 또는 어드레스 내림차순으로 재정렬하여 기본 불량 비트 카운트 리스트로부터 수정되는 재정렬된 기본 불량 비트 카운트 리스트를 생성하는 단계; 및
재정렬된 기본 불량 비트 카운트 리스트에서의 총 대체 카운트 수의 리스트 항목이 대체될 때까지, 리던던시 퓨즈 소자의 어레이 내의 제1 리던던시 퓨즈 소자가 재정렬된 기본 불량 비트 카운트 리스트 상의 기본 워드 라인을 정렬된 대체 불량 비트 카운트 리스트 상에서 동일한 리스트 순번을 갖는 각각의 워드 라인으로 논리적으로 대체하도록 프로그래밍되는 리던던시 퓨즈 프로그래밍 프로세스를 수행하는 단계를 포함하는, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 12. 실시예 11에 있어서,
재정렬된 기본 불량 비트 카운트 리스트 상의 기본 워드 라인은, 정렬된 대체 불량 비트 카운트 리스트 상에서 동일한 리스트 순번을 갖는 각각의 워드 라인으로, 상단에서 하단까지, 순차적으로 대체되는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 13. 실시예 11에 있어서,
랜덤 액세스 메모리 디바이스는, 각각의 액세스 라인 쌍에 의해 개별적으로 액세스되도록 구성된 대체 메모리 비트 어레이 내에 위치된 치환 메모리 셀을 포함하고;
방법은, 리던던시 퓨즈 소자의 어레이 내에 제2 리던던시 퓨즈 소자를 프로그래밍하는 단계 - 이에 의해, 프로그래밍된 제2 리던던시 퓨즈 소자가 기본 메모리 어레이 영역 내에 위치하고 각각의 대체 워드 라인으로 논리적으로 대체되지 않은 각각의 기본 워드 라인에 연결된 각각의 불량 메모리 비트를 치환 메모리 셀 각각으로 논리적으로 대체하도록 함 - 를 포함하는, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 14. 실시예 11에 있어서,
기본 워드 라인 각각을 대체하는 모든 대체 워드 라인의 세트의 어드레스는 R개의 대체 워드 라인 중 한쪽에서 다른 쪽으로 강증가하거나 강감소하는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
실시예 15. 랜덤 액세스 메모리 디바이스에 있어서,
기본 메모리 어레이 영역 및 리던던시 메모리 어레이 영역을 포함하는 메모리 뱅크 - 기본 메모리 어레이 영역은 M개의 기본 워드 라인 및 N개의 비트 라인에 연결된 M x N 기본 메모리 셀을 포함하고, 리던던시 메모리 어레이 영역은 R개의 대체 워드 라인 및 N개의 비트 라인에 연결된 R x N 리던던시 메모리 셀을 포함함 -; 및
워드 라인당 비트 불량 카운트에 대한 임계 개수보다 더 많은 불량 메모리 비트를 갖는 기본 메모리 어레이 영역 내의 각각의 기본 워드 라인을, 워드 라인당 비트 불량 카운트에 대한 임계 개수보다 크지 않은 각각의 비트 불량 카운트 수를 갖는 리던던시 워드 라인 각각으로 논리적으로 대체하도록 구성된 제1 리던던시 퓨즈 소자(fuse element) - 워드 라인당 비트 불량 카운트에 대한 임계 개수는 양의 정수임 -
을 포함하고,
랜덤 액세스 메모리 디바이스는,
어떠한 기본 워드 라인도 대체하지 않은 각각의 리던던시 워드 라인이 워드 라인당 비트 불량 카운트에 대한 임계 개수 이상인 각각의 비트 불량 카운트 수를 포함하는 제1 피처; 및
적어도 하나의 기본 워드 라인이 워드 라인당 비트 불량 카운트에 대한 임계 개수 이하인 각각의 비제로 비트 불량 카운트 수를 갖고 어떠한 리던던시 워드 라인으로도 대체되지 않는 제2 피처
중에서 선택된 적어도 하나의 피처를 포함하는 것인, 랜덤 액세스 메모리 디바이스.
실시예 16. 실시예 15에 있어서,
각각의 액세스 라인 쌍에 의해 개별적으로 액세스되도록 구성된 대체 메모리 비트 어레이 내에 위치된 치환 메모리 셀; 및
기본 메모리 어레이 영역 내에 위치되고 각각의 대체 워드 라인으로 논리적으로 대체되지 않은 각각의 기본 워드 라인에 연결된 각각의 불량 메모리 비트를 치환 메모리 셀 각각으로 논리적으로 대체하도록 구성된 제2 리던던시 퓨즈 소자를 더 포함하는, 랜덤 액세스 메모리 디바이스.
실시예 17. 실시예 16에 있어서,
각 액세스 라인 쌍은 치환 메모리 셀 중 하나의 치환 메모리 셀에만 액세스하도록 구성되고, 다른 모든 치환 메모리 셀과는 전기적으로 절연되는 것인, 랜덤 액세스 메모리 디바이스.
실시예 18. 실시예 16에 있어서,
치환 메모리 셀은 적어도 6개의 전계 효과 트랜지스터의 각각의 세트를 포함하는 정적 랜덤 액세스 메모리 셀의 어레이를 포함하는 것인, 랜덤 액세스 메모리 디바이스.
실시예 19. 실시예 16에 있어서,
제어 회로 - 제어 회로는,
치환 메모리 셀 각각으로 대체된 각각의 불량 메모리 비트에 대한 데이터를 프로그래밍 동작 동안 치환 메모리 셀 각각으로 리라우팅(re-route)하도록; 그리고
치환 메모리 셀 각각으로 대체된 각각의 불량 메모리 비트에 대한 데이터를 판독 동작 동안 치환 메모리 셀 각각으로부터 판독된 데이터로 덮어쓰도록 구성됨 -
를 더 포함하는, 랜덤 액세스 메모리 디바이스.
실시예 20. 실시예 15에 있어서,
랜덤 액세스 메모리 디바이스는,
기본 워드 라인 각각을 대체하는 모든 대체 워드 라인 세트의 어드레스가 R x N 리던던시 메모리 셀 내에서 한쪽에서 다른 쪽으로 강증가(strictly increase)하거나 강감소(strictly decrease)하는 피처; 및
R x N 리던던시 메모리 셀이 M x N 기본 메모리 셀의 적어도 서브세트만큼 서로로부터 또는 서로 간에 측방향으로 이격된 적어도 2개의 리던던시 메모리 셀 영역을 포함하는 피처
중에서 선택된 적어도 하나의 피처를 포함하는, 랜덤 액세스 메모리 디바이스.

Claims (10)

  1. 랜덤 액세스 메모리 디바이스를 제조하는 방법에 있어서,
    M개의 기본 워드 라인 및 R개의 대체 워드 라인을 포함하는 메모리 뱅크, 행/열 디코더, 및 리던던시 퓨즈 소자(fuse element)의 어레이를 포함하는 반도체 디바이스를 제공하는 단계;
    상기 M개의 기본 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를, 상기 워드 라인당 비트 불량 카운트에 대해 내림차순으로, 표로 나타내는 정렬된 기본 불량 비트 카운트 리스트를 생성하는 단계;
    상기 R개의 대체 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를, 상기 워드 라인당 비트 불량 카운트에 대해 오름차순으로, 표로 나타내는 정렬된 대체 불량 비트 카운트 리스트를 생성하는 단계; 및
    기본 불량 비트 카운트가 대체 불량 비트 카운트와 동일할 때까지, 또는 상기 R개의 대체 워드 라인 전부가 상기 정렬된 기본 불량 비트 카운트 리스트 상의 R개의 최상위 기본 워드 라인의 대체에 사용될 때까지, 상기 리던던시 퓨즈 소자의 어레이 내의 제1 리던던시 퓨즈 소자가 상기 정렬된 기본 불량 비트 카운트 리스트 상의 기본 워드 라인을 상기 정렬된 대체 불량 비트 카운트 리스트 상에서 동일한 리스트 순번을 갖는 각각의 워드 라인으로 논리적으로 대체하도록 프로그래밍되는 리던던시 퓨즈 프로그래밍 프로세스를 수행하는 단계를 포함하는, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 정렬된 기본 불량 비트 카운트 리스트 상의 상기 기본 워드 라인은 상기 정렬된 대체 불량 비트 카운트 리스트 상에서 상기 동일한 리스트 순번을 갖는 상기 각각의 워드 라인으로, 상단에서 하단까지, 순차적으로 대체되는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 정렬된 기본 불량 비트 카운트 리스트를 생성하는 단계는,
    적어도 하나의 테스트 데이터 패턴이 상기 기본 메모리 어레이 영역에 기록되는 적어도 하나의 기록 동작을 수행하는 단계;
    상기 적어도 하나의 테스트 데이터 패턴이 상기 기본 메모리 어레이 영역에서 판독되는 적어도 하나의 판독 동작을 수행하는 단계;
    상기 적어도 하나의 판독 동작과 상기 적어도 하나의 기록 동작 간의 상기 적어도 하나의 테스트 데이터 패턴의 변화에 기초하여 각 기본 워드 라인당 메모리 비트 불량의 개수를 결정하는 단계; 및
    각 기본 워드 라인당 관련 메모리 비트 불량의 개수가 내림차순이도록 상기 기본 워드 라인의 어드레스를 정렬하는 단계를 포함하는 것인, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
  4. 랜덤 액세스 메모리 디바이스를 제조하는 방법에 있어서,
    M개의 기본 워드 라인 및 R개의 대체 워드 라인을 포함하는 메모리 뱅크, 행/열 디코더, 및 리던던시 퓨즈 소자의 어레이를 포함하는 반도체 디바이스를 제공하는 단계;
    상기 M개의 기본 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를, 상기 워드 라인당 비트 불량 카운트에 대해 내림차순으로, 표로 나타내는 정렬된 기본 불량 비트 카운트 리스트를 생성하는 단계;
    상기 R개의 대체 워드 라인의 어드레스 및 워드 라인당 비트 불량 카운트를, 상기 워드 라인당 비트 불량 카운트에 대해 오름차순으로, 표로 나타내는 정렬된 대체 불량 비트 카운트 리스트를 생성하는 단계;
    동일한 불량 카운트 행 번호 및 R의 최소값과 동일한 총 대체 카운트 수를 결정하는 단계 - 상기 동일한 불량 카운트 행 번호는 상기 정렬된 기본 불량 비트 카운트 리스트의 기본 불량 비트 카운트가 상기 정렬된 대체 불량 비트 카운트 리스트 내의 대체 불량 비트 카운트와 동일한 리스트 순번임 -;
    상기 총 대체 카운트 수의 상기 기본 워드 라인의 리스트 항목을 포함하는 최상위 서브세트를 어드레스 오름차순 또는 어드레스 내림차순으로 재정렬하여 상기 기본 불량 비트 카운트 리스트로부터 수정되는 재정렬된 기본 불량 비트 카운트 리스트를 생성하는 단계; 및
    상기 재정렬된 기본 불량 비트 카운트 리스트에서의 상기 총 대체 카운트 수의 리스트 항목이 대체될 때까지, 상기 리던던시 퓨즈 소자의 어레이 내의 제1 리던던시 퓨즈 소자가 상기 재정렬된 기본 불량 비트 카운트 리스트 상의 기본 워드 라인을 상기 정렬된 대체 불량 비트 카운트 리스트 상에서 동일한 리스트 순번을 갖는 각각의 워드 라인으로 논리적으로 대체하도록 프로그래밍되는 리던던시 퓨즈 프로그래밍 프로세스를 수행하는 단계를 포함하는, 랜덤 액세스 메모리 디바이스를 제조하는 방법.
  5. 랜덤 액세스 메모리 디바이스에 있어서,
    기본 메모리 어레이 영역 및 리던던시 메모리 어레이 영역을 포함하는 메모리 뱅크 - 상기 기본 메모리 어레이 영역은 M개의 기본 워드 라인 및 N개의 비트 라인에 연결된 M x N 기본 메모리 셀을 포함하고, 상기 리던던시 메모리 어레이 영역은 R개의 대체 워드 라인 및 N개의 비트 라인에 연결된 R x N 리던던시 메모리 셀을 포함함 -; 및
    워드 라인당 비트 불량 카운트에 대한 임계 개수보다 더 많은 불량 메모리 비트를 갖는 상기 기본 메모리 어레이 영역 내의 각각의 기본 워드 라인을, 워드 라인당 비트 불량 카운트에 대한 상기 임계 개수보다 크지 않은 각각의 비트 불량 카운트 수를 갖는 상기 리던던시 워드 라인 각각으로 논리적으로 대체하도록 구성된 제1 리던던시 퓨즈 소자 - 워드 라인당 비트 불량 카운트에 대한 상기 임계 개수는 양의 정수임 -
    을 포함하고,
    상기 랜덤 액세스 메모리 디바이스는,
    어떠한 기본 워드 라인도 대체하지 않은 각각의 리던던시 워드 라인이 워드 라인당 비트 불량 카운트에 대한 상기 임계 개수 이상인 각각의 비트 불량 카운트 수를 포함하는 제1 피처; 및
    적어도 하나의 기본 워드 라인이 워드 라인당 비트 불량 카운트에 대한 상기 임계 개수 이하인 각각의 비제로(non-zero) 비트 불량 카운트 수를 갖고 어떠한 상기 리던던시 워드 라인으로도 대체되지 않는 제2 피처
    중에서 선택된 적어도 하나의 피처를 포함하는 것인, 랜덤 액세스 메모리 디바이스.
  6. 제5항에 있어서,
    각각의 액세스 라인 쌍에 의해 개별적으로 액세스되도록 구성된 대체 메모리 비트 어레이 내에 위치된 치환 메모리 셀; 및
    상기 기본 메모리 어레이 영역 내에 위치되고 각각의 대체 워드 라인으로 논리적으로 대체되지 않은 각각의 기본 워드 라인에 연결된 각각의 불량 메모리 비트를 상기 치환 메모리 셀 각각으로 논리적으로 대체하도록 구성된 제2 리던던시 퓨즈 소자를 더 포함하는, 랜덤 액세스 메모리 디바이스.
  7. 제6항에 있어서,
    각 액세스 라인 쌍은 상기 치환 메모리 셀 중 하나의 치환 메모리 셀에만 액세스하도록 구성되고, 다른 모든 치환 메모리 셀과는 전기적으로 절연되는 것인, 랜덤 액세스 메모리 디바이스.
  8. 제6항에 있어서,
    상기 치환 메모리 셀은 적어도 6개의 전계 효과 트랜지스터의 각각의 세트를 포함하는 정적 랜덤 액세스 메모리 셀의 어레이를 포함하는 것인, 랜덤 액세스 메모리 디바이스.
  9. 제6항에 있어서,
    제어 회로 - 상기 제어 회로는,
    상기 치환 메모리 셀 각각으로 대체된 각각의 불량 메모리 비트에 대한 데이터를 프로그래밍 동작 동안 상기 치환 메모리 셀 각각으로 리라우팅(re-route)하도록; 그리고
    상기 치환 메모리 셀 각각으로 대체된 각각의 불량 메모리 비트에 대한 데이터를 판독 동작 동안 상기 치환 메모리 셀 각각으로부터 판독된 데이터로 덮어쓰도록 구성됨 -
    를 더 포함하는, 랜덤 액세스 메모리 디바이스.
  10. 제5항에 있어서,
    상기 랜덤 액세스 메모리 디바이스는,
    상기 기본 워드 라인 각각을 대체하는 모든 대체 워드 라인 세트의 어드레스가 상기 R x N 리던던시 메모리 셀 내에서 한쪽에서 다른 쪽으로 강증가(strictly increase)하거나 강감소(strictly decrease)하는 피처; 및
    상기 R x N 리던던시 메모리 셀이 상기 M x N 기본 메모리 셀의 적어도 서브세트만큼 서로로부터 또는 서로 간에 측방향으로 이격된 적어도 2개의 리던던시 메모리 셀 영역을 포함하는 피처
    중에서 선택된 적어도 하나의 피처를 포함하는, 랜덤 액세스 메모리 디바이스.
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