KR940004260Y1 - 메인 메모리 및 캐시 메모리 회로 - Google Patents

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Abstract

내용 없음.

Description

메인 메모리 및 캐시 메모리 회로
도면은 이 고안의 실시예에 다른 메인 메모리 및 캐시 메모리 회로의 상세 회로도이다.
이 고안은 메인 메모리(main memory) 및 캐시 메모리(cache memory) 회로에 관한 것으로서, 더욱 상세하게 말하자면 버스트 억세스(burst access, 순차적인 메모리 억세스) 기능을 갖는 마이크로 프로세서(micorprocessor)의 메모리 억세스 속도를 효율적으로 증가시킨 메인 메모리 및 캐시 메모리 회로에 관한 것이다.
정보처리기기의 처리속도는 메모리의 억세스(access) 속도에 의해 크게 영향을 받으므로 억세스 속도가 빠른 것이요구된다. 그러나 고속억세스 메모리는 값이 매우 비싸기 때문에 모든 메모리를 단지 고속억세스 메모리만으로 구성하는 것은 경제적인 이유에서 곤란이 따른다. 따라서 억세스 속도를 높이기 위한 방법으로 메모리는 1차 메모리로서 고속억세스인 저용량 메모리를, 2차 메모리로서 저속억세스인 고용량 메모리를 갖는 계층구조 기억시스템을 사용하는 것이 널리 일반화되어 있다.
이같은 계층구조 기억시스템으로서 중앙연산처리장치의 처리속도와 메인 메모리의 억세스 속도가 현저하게 차이가 있을 때 정보처리기기의 성능을 높이기 위하여 중앙연산처리장치와 메인 메모리 사이에 억세스 속도가 중앙연산처리장치와 유사한 캐시 메모리가 사용된다.
상기한 캐시 메모리는 메인 메모리보다 용량이 작아서 메인 메모리에 기억된 내용의 일부분만을 가지고 있으므로 연산처리 수행시에 필요로 하는 명령어나 데이터를 캐시 메모리에서 찾을 수 없는 경우에는 메인 메모리에서 명령어나 데이터를 읽어 들여야만 한다. 연산처리시 원하는 명령어나 데이터를 캐시 메모리에서 찾을 수 있는 경우에는 캐시히트(cache hit)했다고 하며, 연산처리시 원하는 명령어나 데이터를 캐시 메모리에서 찾을 수 없는 경우에는 캐시미스(chche miss)했다고 한다. 캐시 메모리의 효율은 바로 히트율(hit rate)에 의해 좌우된다. 이와 같은 캐시 메모리는 정보처리기기에서 작동되는 프로그램이 억세스하게 되는 필요한 정보의 국소성이라고 하는 특성을 이용함으로써 대부분의 메인 메모리의 억세스를 캐시 메모리 자체에서 처리시킬 수 있으므로 메인 메모리의 호출시간을 실질적으로 단축시키는 역할을 한다.
종래의 메인 메모리 및 캐시 메모리 회로는 마이크로 프로세서의 시스템 버스에 병렬로 서로 연결되어 캐시/메모리 컨트롤러의 제어에 따라 캐시히트일 경우에는 캐시 메모리에서, 캐시미스일 경우에는 메인 메모리에서 데이터가 독출되어 마이크로 프로세서로 전송된다.
그러나 종래의 메인 메모리 및 캐시 메모리 회로는 라인의 크기가 마이크로 프로세서의 데이터 버스 크기 이상일 때, 캐시 메모리로 데이터를 저장하는데 있어서 시스템에서 목적하는 효과를 얻기 위해 본질적인 것은 아니지만 요구되는 작동인 오버헤드(overhead)가 증가함으로써 캐시 메모리의 성능향상에 제약이 따르는 단점이 있다.
따라서 이 고안의 목적은 상기한 종래의 단점을 해결하기 위한 것으로서, 캐시 메모리나 메인 메모리로부터 2개의 채널(channel)을 통해 동시에 데이터를 독출한 뒤에 순차적으로 데이터를 읽어들임으로써, 버스트 억세스 기능을 갖는 마이크로 프로세서의 메모리 억세스 속도를 효율적으로 증가시킨 메인 메모리 및 캐시 메모리 회로를 제공하는데 있다.
상기한 목적을 달성하기 위한 이 고안의 구성은, 마이크로 프로세서의 컨트롤 신호선과 서로 연결되어, 캐시 히트 및 캐시미스일 경우에 캐시 랩과 메인 메모리를 칩선택하는 캐시/메모리 컨트롤러와 ; 마이크로 프로세서의 어드레스 신호선과 캐시/메모리 컨트롤러에 연결되어, 마이크로 프로세서로부터 출력되는 어드레스 신호를 일시 저장하는 어드레스 래치와 ; 마이크로 프로세서의 데이터 신호선과 캐시/메모리 컨트롤러에 연결되어, 2개의 채널로 전송되는 데이터를 일시 저장하는 양방향 데이터 래치와 ; 캐시/메모리 컨트롤러와 어드레스 래치와 양방향 데이터 래치에 각각 연결되어, 2개의 데이터 전송 채널을 통해 데이터가 각각 저장되는 캐시 램(RAM, Random Access Memory)과 ; 캐시/메모리 컨트롤러와 양방향 데이터 래치와 서로 연결되어, 메인 메모리가 하나의 뱅크로 되어 있을 경우에 메인 메모리로부터 캐시 램에 저장되는 데이터를 구분하기 위한 크로스 래치(cross latch)와 ; 캐시/메모리 컨트롤러와 어드레스 래치와 양방향 데이터 래치에 서로 연결되어 있는 메인 메모리로 이루어진다.
상기한 구성에 의한 이 고안의 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
도면은 이 고안의 실시예에 따른 메인 메모리 및 캐시 메모리 회로의 상세 회로도이다. 도면에 도시되어 있듯이 이 고안의 실시예에 따른 메인 메모리 및 캐시 메모리 회로의 구성은, 마이크로 프로세서(10)의 컨트롤 신호선과 서로 연결되어 있는 캐시/메모리 컨트롤러(20)와, 마이크로 프로세서(10)의 어드레스 신호선에 입력단자가 연결되어 있고 캐시/메모리 컨트롤러(20)의 출력단자에 인에이블 단자가 연결되어 있는 어드레스 래치(30)와, 마이크로 프로세서(10)의 데이터 신호선(D0~D31)과 각각 서로 연결되어 있고 캐시/메모리 컨트롤러(20)의 출력단자에 각각 인에이블 단자가 연결되어 있는 양방향 데이터 래치(41, 42)와, 캐시/메모리 컨트롤러(20)의 출력단자에 칩선택 단자가 각각 연결되어 있고 어드레스 래치(30)의 출력단자에 어드레스 입력단자가 각각 연결되어 있으며 양방향 데이터 래치(41)와 데이터 단자가 각각 서로 연결되어 있는 캐시램 뱅크(51, 52)와, 캐시/메모리 컨트롤러(20)의 출력단자에 인에이블 단자가 연결되어 있고 양방향 데이터 래치(41, 42)와 서로 연결되어 있는 크로스 래치(60)와, 캐시/메모리 컨트롤러(20)의 출력단자에 칩선택 단자가 각각 연결되어 있고 어드레스 래치(30)의 출력단자에 어드레스 입력단자가 각각 연결되어 있으며 양방향 데이터 래치(41, 42)와 데이터 단자가 각각 서로 연결되어 있는 메인 메모리 뱅크(71, 72)로 이루어진다.
상기한 구성에 의한 이 고안의 실시예에 따른 메인 메모리 및 캐시 메모리 회로의 동작은 다음과 같다.
마이크로 프로세서(10)가 메모리로부터 데이터를 읽어오기 위해서는 우선 필요로 하는 데이터가 캐시 램(51, 52)에 있는가를 확인한다. 이것은 캐시/메모리 컨트롤러(20)로부터 전송되어 오는 컨트롤 신호에 의해 판단되어 지는데, 마이크로 프로세서(10)가 원하는 데이터 캐시 램(51, 52)에 있는 경우에 캐시/메모리 컨트롤러(20)는 마이크로 프로세서(10)로 캐시히트 신호를 출력하며 마이크로 프로세서(10)가 원하는 데이터가 캐시 램(51, 52)에 없는 경우에 캐시/메모리 컨트롤러(20)는 마이크로 프로세서(10)로 캐시미스 신호를 출력한다.
캐시히트인 경우에 마이크로 프로세서(10)는 캐시/메모리 컨트롤러(20)에 메모리 독출에 관한 컨트롤 신호를 출력하면서 어드레스 신호를 출력한다. 캐시/메모리 컨트롤러(20)는 마이크로 프로세서(10)로 부터 메모리 독출에 관한 컨트롤 신호가 입력되면 캐시 램(51, 52)을 칩선택한다. 따라서 마이크로 프로세서(10)로 부터 출력되어 어드레스 래치(30)에 저장된 어드레스 신호가 지정하는 번지의 데이터가 캐시 램(51, 52)으로부터 독출되어 데이터 래치(41, 42)에 저장된다.
다음에 마이크로 프로세서(10)는 데이터 래치(41, 42)에 저장된 데이터 신호(D0~D31)를 순차적으로 읽어 들임으로써 캐시 램(51, 52)의 데이터를 제공받는다.
캐시미스인 경우에는 마이크로 프로세서(10)가 메인 메모리(71, 72)의 데이터를 독출하기 위해서 캐시/메모리 컨트롤러(20)에 메모리 독출에 관한 컨트롤 신호를 출력하면서 어드레스 신호를 출력한다. 캐시/메모리 컨트롤러(20)는 마이크로 프로세서(10)로부터 메모리 독출에 관한 컨트롤 신호가 입력되면 메인 메모리(71, 72)를 칩선택한다. 따라서 마이크로 프로세서(10)로부터 출력되어 어드레스 래치(30)에 저장된 어드레스 신호가 지정하는 번지의 데이터가 메인 메모리(71, 72)로부터 독출되어 데이터 래치(41, 42)에 저장되면서 동시에 캐시 램(51, 52)에 저장된다.
마이크로 프로세서(10)는 데이터 래치(41, 42)에 저장된 데이터 신호(D0~D31)를 순차적으로 읽어들임으로써 캐시미스인 경우에 메인 메모리(71, 72)의 데이터를 제공받는다.
상기한 경우에는 메인 메모리가 뱅크A(71)와 뱅크B(72)로 이루어져 있는 경우에의 동작특성이지만, 이와는 달리 메인 메모리가 뱅크A(71)로만 이루어져 있는 경우에는 메인 메모리 뱅크A(71)로부터 캐시 램(51, 52)으로 데이터가 전송되는 과정에서 크로스 래치(60)가 이용된다.
이하, 메인 메모리가 뱅크A(71)로 이루어져 있는 경우에 이 고안의 실시예에 따른 메인 메모리 및 캐시 메모리 회로의 동작과정을 설명한다.
캐시히트인 경우에 마이크로 프로세서(10)는 메인 메모리(71)로부터 데이터를 제공받지 않고 캐시 램(51, 52)으로부터 데이터를 제공받게 되므로, 이때의 동작과정은 메인 메모리가 뱅크A(71)와 뱅크B(72)로 이루어져 있는 경우와 동일하다.
따라서 캐시히트인 경우에 마이크로 프로세서(10)는 캐시 램(51, 52)으로부터 독출되어 데이터 래치(41, 42)에 저장된 데이터 신호(D0~D31)를 순차적으로 읽어들임으로써 캐시 메모리(51, 52)의 데이터를 제공받는다.
그러나 캐시미스인 경우에는 마이크로 프로세서(10)가 메인 메모리로(71)부터 데이터를 제공받아야 하는데, 이 경우에 마이크로 프로세서(10)는 메인 메모리(71)의 데이터를 독출하기 위해서 캐시/메모리 컨트롤러(20)에 메모리 독출에 관한 컨트롤 신호를 출력하면서 어드레스 신호를 출력한다. 캐시/메모리 컨트롤러(20)는 마이크로 프로세서(10)로부터 메모리 독출에 관한 컨트롤 신호가 입력되면 메인 메모리(71)를 칩선택한다. 따라서 마이크로 프로세서(10)로부터 출력되어 어드레스 래치(30)에 저장된 어드레스 신호가 지정하는 번지의 데이터가 메인 메모리(71)로부터 독출되어 데이터 래치(41)에 저장되면서 동시에 캐시 램의 뱅크A(51)에 저장된다. 다음에 메인 메모리(71)로부터 독출된 데이터는 크로스 래치(60)를 통해 데이터 래치(42)에 저장되면서 동시에 캐시 램의 뱅크B(52)에 저장된다.
이와 같은 동작이 반복되면서, 마이크로 프로세서(10)는 데이터 래치(41, 42)에 저장된 데이터 신호(D0~D3)를 순차적으로 읽어들임으로써 캐시미스인 경우에 메인 메모리(71)로부터 데이터를 제공받는다.
이상에서와 같이 이 고안의 실시예에서, 캐시 메모리나 메인 메모리에서 2개의 채널을 통해 동시에 데이터를 독출한 뒤에 순차적으로 데이터를 읽어들임으로써, 버스트 억세스 기능을 갖는 마이크로 프로세서의 메모리 억세스 속도를 효율적으로 증가시키는 효과를 가진 메인 메모리 및 캐시 메모리 회로를 제공할 수가 있다. 이 고안의 이러한 효과는 메인 메모리와 캐시 메모리의 아키텍쳐(architecture) 분야에서 이용될 수 있다.

Claims (1)

  1. 마이크로 프로세서(10)의 컨트롤 신호선과 서로 연결되어, 캐시히트 및 캐시미스일 경우에 캐시 램과 메인 메모리를 칩선택하는 캐시/메모리 컨트롤러(20)와 ; 마이크로 프로세서(10)의 어드레스 신호선과 캐시/메모리 컨트롤러(20)에 연결되어, 마이크로 프로세서(10)로부터 출력되는 어드레스 신호를 일시 저장하는 어드레스 래치(30)와 ; 마이크로 프로세서(10)의 데이터 신호선과 캐시/메모리 컨트롤러(20)에 연결되어, 2개의 채널로 전송되는 데이터를 일시 저장하는 양방향 데이터 래치(41, 42)와 ; 캐시/메모리 컨트롤러(20)와 어드레스 래치(30)와 양방향 데이터 래치(41, 42)에 각각 연결되어, 2개의 데이터 전송 채널을 통해 데이터가 각각 저장되는 캐시 램(51, 52)과 ; 캐시/메모리 컨트롤러(20)와 양방향 데이터 래치(41, 42)와 서로 연결되어, 메인 메모리가 하나의 뱅크로 되어 있을 경우에 메인 메모리로부터 캐시 램(51, 52)에 저장되는 데이터를 구분하기 위한 크로스 래치(60)와 ; 캐시/메모리 컨트롤러(20)와 어드레스 래치(30)와 양방향 데이터 래치(41, 42)에 서로 연결되어 있는 메인 메모리(71, 72)로 이루어지는 것을 특징으로 하는 메인 메모리 및 캐시 메모리 회로.
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