CN112420093A - 字线驱动器电路以及相关联的方法、装置和系统 - Google Patents

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CN112420093A CN202010837387.1A CN202010837387A CN112420093A CN 112420093 A CN112420093 A CN 112420093A CN 202010837387 A CN202010837387 A CN 202010837387A CN 112420093 A CN112420093 A CN 112420093A
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Abstract

本发明公开了字线驱动器电路以及相关联的方法、装置和系统。字线驱动器电路可以包括被配置成基于第一固定电源电压并且响应于接收到触发活动模式的第一控制信号而生成箝位电压的电路。所述电路可以进一步被配置成在所述活动模式期间基于所述箝位电压生成内部全局字线电压。此外，所述字线驱动器电路可以包括至少一个主字线驱动器，所述至少一个主字线驱动器被配置成接收所述内部全局字线电压并生成全局字线电压。另外地，所述字线驱动器电路可以包括至少一个子字线驱动器，所述至少一个子字线驱动器被配置成接收所述全局字线电压并且生成字线电压。

Description

字线驱动器电路以及相关联的方法、装置和系统
相关申请案
本申请要求申请号为16/548,242(于2019年8月22日提交)，名称为“字线驱动器电路以及相关联的方法、装置和系统”的美国专利申请的优先权。
技术领域
本公开的实施例涉及用于生成字线电压的电路。更具体地，各种实施例涉及字线驱动器电路，所述字线驱动器电路被配置成使得一或多个生成的字线电压可在行活动时间期间降低，并且涉及相关的方法、存储器装置和系统。
背景技术
存储器装置通常被提供为计算机或其它电子系统中的内部、半导体、集成电路。有许多不同类型的内存包括例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻随机存取存储器(RRAM)、双倍数据速率存储器(DDR)、低功率双数据速率存储器(LPDDR)、相变存储器(PCM)和闪存。
存储器装置通常包括许多能够保存表示数据位的电荷的存储器单元。通常，这些存储器单元被布置在存储器阵列中。可以通过经由相关的联字线驱动器选择性地激活存储器单元来将数据写入到存储器单元或从存储器单元检索数据。
发明内容
本公开的各种实施例可以包括字线驱动器电路。字线驱动器电路可以包括被配置成基于第一固定电源电压并且响应于接收到触发活动模式的第一控制信号而生成箝位电压的电路。电路还可以被配置成在活动模式期间基于箝位电压生成内部全局字线电压。字线驱动器电路可以进一步包括至少一个字线驱动器，所述字线驱动器被配置成接收内部全局字线电压并生成全局字线电压。此外，字线驱动器电路可以包括至少一个子字线驱动器，所述子字线驱动器被配置成接收全局字线电压并生成字线电压。
本公开的一或多个其它实施例包括一种操作存储器装置的方法。方法可以包括经由预解码器基于箝位电压生成内部全局字线电压。方法还可以包括将内部全局字线电压从预解码器传送到一或多个主字线驱动器。此外，方法可以包括经由一或多个主字线驱动器中的主字线驱动器基于内部全局字线电压生成全局字线电压。另外，方法可以包括将全局字线电压传送到至少一个子字线驱动器。
本公开的一些实施例包括存储器装置。所述存储器装置可以包括字线驱动器电路，其被配置成在活动模式期间基于箝位电压生成内部全局字线电压。此外，字线驱动器电路可以被配置成在活动模式期间基于内部全局字线电压生成全局字线电压。此外，字线驱动器电路可以被配置成在活动模式期间基于全局字线电压生成字线电压。
本公开的附加实施例包括电子系统。电子系统可以包括至少一个输入装置、至少一个输出装置以及可操作地耦合到输入装置和输出装置的至少一个处理器装置。所述电子系统还可以包括可操作地耦合到所述至少一个处理器装置并且包含字线驱动器电路的至少一个存储器装置。字线驱动器电路可以包括电源电压生成电路，所述电源电压生成电路包括第一数量的晶体管并且被配置成响应于活动命令生成箝位电压。字线驱动器电路可以进一步包括预解码器，所述预解码器包括第二数量的晶体管并且被配置成基于箝位电压生成内部全局字线电压。此外，字线驱动器电路可以包括多个主字线驱动器，其中每个主字线驱动器包括第三数量的晶体管并且被配置成接收内部全局字线电压并生成全局字线电压。
附图说明
图1是根据本公开的各种实施例的实例存储器装置的框图。
图2是根据本公开的各种实施例的实例存储器装置的另一更具体的框图。
图3A描绘了常规子字线驱动器。
图3B描绘了与图3A中所示的子字线驱动器相关联的时序图。
图4示出了包括预解码器、主字线驱动器和子字线驱动器的常规字线驱动器电路。
图5A示出了根据本公开的各种实施例的实例子字线驱动器。
图5B描绘了与图5A中所示的子字线驱动器相关联的时序图。
图6描绘了根据本公开的各种实施例的实例字线驱动器电路。
图7示出了根据本公开的各种实施例的在待用模式下操作的实例字线驱动器电路。
图8示出了根据本公开的各种实施例的在活动模式中操作的实例字线驱动器电路。
图9是根据本公开的各种实施例的操作存储器装置的实例方法的流程图。
图10是根据本公开的各种实施例的存储器装置的简化框图。
图11是根据本公开的各种实施例的电子系统的简化框图。
具体实施方式
存储器通常包含布置成交叉行和列的二维阵列的许多存储器单元。通过选择性地将激活电压施加到字线(即，存取线)和位线(即，数据线)来将数据写入到存储器单元或从存储器单元检索数据。一般来说，字线激活存储器单元并且位线向被激活的存储器单元提供数据或从被激活的存储器单元检索数据。
当需要存储器存取时，可以通过字线驱动器将激活电压施加到字线以使得能够执行所需功能(例如，读取或写入)。更具体地说，当经由字线施加激活电压(例如，高电压)时，存储器单元中的电路(例如，传输门晶体管)可以启用位线以将数据写入到被激活的存储器单元或从被激活的存储器单元检索数据。当不需要存储器存取时，字线驱动器可以施加去活电压(例如，低电压或接地电压)。
在本文所描述的各种实施例中，存储器装置可以包括字线驱动器电路，所述字线驱动器电路被配置成使得至少一个字线电压(例如，内部全局字线驱动器电压、全局字线电压和/或字线电压)可以在活动模式(即，行活动时间)期间降低，假定活动模式具有足够长的持续时间。因此，可以降低施加到字线驱动器电路的一或多个组件的电压。进而，可以增加所述一或多个组件(例如，晶体管)(即，其可接收至少一个字线电压)的可靠性。更具体地，各种实施例可以减小字线驱动器电路的一或多个晶体管(例如NMOS)的非传导应力，从而提高字线驱动器电路的可靠性。
图1包括根据本公开的各种实施例的实例存储器装置100的框图。存储器装置100可以包括例如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、SDRAM(同步动态随机存取存储器)、DDR DRAM(双倍数据速率DRAM，例如DDR4 SDRAM等)或SGRAM(同步图形随机存取存储器)。可以集成在半导体芯片上的存储器装置100可以包括存储器阵列102。
在图1中的实施例中，存储器阵列102被展示为包括八个存储体BANK0-7。其它实施例的存储器阵列102中可以包括更多或更少的存储体。每个存储体包括多个存取线(字线WL)、多个数据线(位线BL)和/BL以及布置在多个字线WL和多个位线BL和/BL的交点处的多个存储器单元MC。字线WL的选择可以由行解码器104执行并且位线BL和/BL的选择可以由列解码器106执行。在图1中的实施例中，行解码器104可以包括用于每个存储体BANK0-7的相应，而列解码器106可以包括用于每个存储体BANK0-7的相应列解码器。
位线BL和/BL耦合到相应的读出放大器SAMP。来自位线BL或/BL的读数据可以由读出放大器SAMP放大并且通过互补本地数据线(LIOT/B)、传输门(TG)和互补主数据线(MIOT/B)传输到读/写放大器107。相反地，从读/写放大器107输出的写数据可以通过互补主数据线MIOT/B、传输门TG和互补局部数据线LIOT/B被传输到读出放大器SAMP，并且被写入耦合到位线BL或/BL的存储器单元MC。
存储器装置100通常可以被配置成经由例如地址端子110、命令端子112、时钟端子114、数据端子116和数据屏蔽端子118的各种端子接收各种输入(例如，来自外部控制器)。存储器装置100可以包括附加端子，例如电源端子120和122。
在预期操作期间，经由命令端子112接收的一或多个命令信号COM可以经由命令输入电路152传送到命令解码器150。命令解码器150可以包括被配置成经由解码一或多个命令信号COM来生成各种内部命令的电路。内部命令的例子包括活动命令ACT和读/写信号R/W。
此外，经由地址端子110接收的一或多个地址信号ADD可以经由地址输入电路132传送到地址解码器130。地址解码器130可以被配置成将行地址XADD供应到行解码器104并且将列地址YADD供应到列解码器106。
活动命令ACT可以包括响应于指示行存取的命令信号COM(例如，活动命令)而被激活的脉冲信号。响应于活动信号ACT，可以激活指定存储体地址的行解码器104。因此，可以选择并且激活由行地址XADD指定的字线WL。
读/写信号R/W可以包括响应于指示列存取的命令信号COM(例如，读命令或写命令)而被激活的脉冲信号。响应于读/写信号R/W，可以激活列解码器106，并且可选择由列地址YADD指定的位线BL。
响应于活动命令ACT、读信号、行地址XADD和列地址YADD，可以从由行地址XADD和列地址YADD指定的存储器单元MC读取数据。读数据可以经由读出放大器SAMP、传输门TG、读/写放大器107、输入/输出电路162和数据端子116输出。此外，响应于活动命令ACT、写入信号、行地址XADD和列地址YADD，写数据可以经由数据端子116、输入/输出电路162、读/写放大器107、传输门TG和读出放大器SAMP供应到存储器阵列102。写数据可以被写入到由行地址XADD和列地址YADD指定的存储器单元MC。
时钟信号CK和/CK可以经由时钟端子114接收。时钟输入电路170可以基于时钟信号CK和ICK生成内部时钟信号ICLK。内部时钟信号ICLK可以被传送到存储器装置100的各种组件，例如命令解码器150和内部时钟生成器172。内部时钟生成器172可以生成内部时钟信号LCLK，其可以被传送到输入/输出电路162(例如，用于控制输入/输出电路162的操作定时)。此外，数据掩码端子118可以接收一或多个数据掩码信号DM。当激活数据掩码信号DM时，可以禁止相应数据的重写。
图2描绘了根据本公开的各种实施例的实例存储器装置200的另一更具体的框图。存储器装置200(其可以是图1中的存储器装置100的一部分)包括存储器单元阵列202(例如，图1中的存储器单元阵列102)、行解码器204(例如，图1中的行解码器104)和列解码器206(例如，图1中的列解码器106)，其中所述存储器单元阵列202和存储器单元203并排布置。存储器装置200进一步包括字线驱动器电路，所述字线驱动器电路包括字线驱动器208和驱动器控制电路210。存储器装置200还包括位线驱动器212。存储器装置200进一步包括字线214和位线216，所述位线216邻近于存储器单元203的行和列放置。
应了解存储器阵列(例如，图2中的存储器单元阵列202)通常包括布置成行和列的多个存储器单元；然而，为简单起见，图2中仅展示了两个此类存储器单元(即，存储器单元203_1和存储器单元203_2)。类似地，应了解存储器装置(例如，存储器装置200)通常可以包含任意数量的字线驱动器、任意数量的字线和任意数量的位线；然而，为简单起见，图2中仅展示了两个字线驱动器(例如，字线驱动器208_1和字线驱动器208_2)、两个字线(即，字线214_1和字线214_2)和一个位线(即，位线216)。
如将了解，每一存储器单元203包括传输门晶体管218，其栅极连接到相关联的字线214，其漏极连接到位线216并且其源极连接到相关联的电容器220。每一字线210都由相关联的字线驱动器202驱动并且每一位线212都由位线驱动器218驱动。
行解码器204和列解码器206可以被配置成解码地址线222上的地址信号以存取存储器单元203。可以经由数据输入路径224将数据提供到存储器单元203并且可以经由数据输出路径226从存储器单元203检索数据。发送到数据输入路径224和从数据输出路径226发送的数据可以在数据线228上传送。
每一字线驱动器208都可以由驱动器控制电路210控制，其可接收信号(即，来自行解码器204)，所述信号指示哪些字线驱动器208应将激活电压施加到字线214以及哪些字线驱动器208应将去活电压施加到字线214。
根据一些实施例，在活动模式(例如，本文中也称为“行活动模式”，“活动阶段”或“活动周期”)中，驱动器控制电路210将高(例如，逻辑高状态)信号传送到字线驱动器208_1，并且字线驱动器208_1可以将激活电压施加到字线214_1(以及字线驱动器208_1正在驱动的任何其它字线)。激活电压(例如，电源电压VCCP)可以由电压源230(本文中也称为“高电压源”)提供，所述电压源耦合到字线驱动器208_1。可以将激活电压施加到字线214_1以对相关联的存储器单元203_1执行存储器存取功能(例如，读取或写入功能)。更具体地，例如，激活电压可以激活传输门晶体管218_1，使得能够在存储器单元203_1与数据路径224和226之间进行数据传输。
在待用模式中(这里也称为“待用阶段”，“预充电模式”或“预充电阶段”)(例如，当没有执行存储器存取功能时)，字线驱动器208_1可以向字线214_1施加去活电压。去活电压(例如，接地电压或负电压)可以由电压源232(本文中也称为“低电压源”)提供，所述电压源耦合到字线驱动器208_1。施加去活电压可以关断传输门晶体管218_1，从而防止对存储器单元203_1执行任何存储器存取功能。
或者，在一些实施例中，驱动器控制电路210可以使字线驱动器208_1将激活电压(即，由电压源232提供)施加到字线214_1。这样，激活电压(例如，接地电压、低正电压或负电压)可以激活传输门晶体管218_1(例如，PMOS晶体管)，使得能够在存储器单元203_1与数据路径224和226之间进行数据传输。另外，在一些实施例中，驱动器控制电路210可以使字线驱动器208_1将去活电压(即，由电压源230提供)施加到字线214_1。这样，去活电压(例如，电压Vccp)可以关断传输门晶体管218_1(例如，PMOS晶体管)，从而防止对存储器单元212执行任何存储器存取功能。
图3A描绘了包括p沟道金属氧化物半导体(PMOS)晶体管M1和n沟道金属氧化物半导体(NMOS)晶体管M2和M3的传统子字线驱动器300。如图3A所展示的，晶体管M1的漏极被配置成接收相位信号PH0，晶体管M1的源极耦合到字线WL0，晶体管M1的栅极被配置成接收全局字线电压GRF0。此外，晶体管M2的源极耦合到字线WL0，晶体管M2的漏极被配置成接收负字线电压Vnwl，并且晶体管M1的栅极被配置成接收全局字线控制信号GRF0。此外，晶体管M3的源极耦合到字线WL0，晶体管M3的漏极被配置成接收负字线电压Vnwl，并且晶体管M3的栅极被配置成接收相位信号PHF0(即，相位信号PH0的互补)。
图3B描绘了与图3A中所示的子字线驱动器300相关联的时序图310。如时序图310中所展示的，当全局字线电压GRF0和相位信号PHF0为高时(例如，3.3伏)，晶体管M1关断，晶体管M2和M3导通，并且字线WL0处于负字线电压Vnwl(例如，0.2伏)。此外，当全局字线电压GRF0和相位信号PHF0从高到低转变时，晶体管M1导通，晶体管M2和M3关断，因此字线WL0的电压等于相位信号PH0的电压，相位信号PH0也为高(例如，在3.3伏)。
图4示出了常规字线驱动器电路400，其包含预解码器402、主字线驱动器404、用于生成电压Vppth的电路406和子字线驱动器300。如将了解，预解码器402被配置成生成内部全局字线电压iGR0，其可以在主字线驱动器404处接收。此外，主字线驱动器404可以生成全局字线电压GRF0并将其传送到子字线驱动器300，子字线驱动器300可以在字线WL上生成电压。
参考图3A和4，可以理解，当选择子字线驱动器300时(即，在活动状态)，字线WL0处的电压将等于电源电压Vccp(例如，3.3伏)。此外，如本领域的普通技术人员所能理解的，晶体管M1和M2的栅极(参见图3A)被配置成接收全局字线电压GRF0，并且因此子字线驱动器300可能遭受栅极感应漏极泄漏(GIDL)。而且，子字线驱动器300在字线WL0中具有较差的拉速(即，与图5A中所展示的子字线驱动器电路500相比)，因为子字线驱动器300与包括晶体管M4和M6的子字线驱动器电路500相比具有PMOS晶体管M1。
图5A示出了根据本公开的各种实施例的实例子字线驱动器电路500。子字线驱动器电路500包括子字线驱动器502和子字线驱动器504。子字线驱动器502和子字线驱动器504中的每一个在本文中也可以被称为“多路复用型子字线驱动器”。
耦合到字线WL0的子字线驱动器502包括晶体管M4-M6。在所示出的这个实施例中，晶体管M4是PMOS晶体管，晶体管M5和M6是NMOS晶体管。此外，耦合到字线WL1的子字线驱动器504包括晶体管M7-M9。在所示出的这个实施例中，晶体管M7是PMOS晶体管，晶体管M8和M9是NMOS晶体管。
具体参考子字线驱动器502，晶体管M4的漏极被配置成接收全局字线电压GR，晶体管M4的源极耦合到字线WL0，并且晶体管M4的栅极被配置成接收相位信号PHF0。此外，晶体管M5的源极耦合到字线WL0，晶体管M5的漏极被配置成接收负字线电压Vnwl(例如，0.2伏)，并且晶体管M5的栅极经配置以接收相位信号PHF0。另外，晶体管M6的源极耦合到全局字线电压GR，晶体管M6的漏极耦合到字线WL0，且晶体管M6的栅极被配置成接收相位信号PH0(即，相位信号PHF0的互补)。
此外，具体参考子字线驱动器504，晶体管M7的漏极被配置成接收全局字线电压GR，晶体管M7的源极耦合到字线WL1，并且晶体管M7的栅极被配置成接收相位信号PHF1。此外，晶体管M8的源极耦合到字线WL1，晶体管M5的漏极被配置成接收负字线电压Vnwl，晶体管M8的栅极被配置成接收相位信号PHF1。此外，晶体管M9的源极耦合到全局字线电压GR，晶体管M6的漏极耦合到字线WL1，并且晶体管M6的栅极被配置成接收相位信号PH1(即，相位信号PHF1的互补)。
在其中子字线驱动器电路500处于活动模式的实例操作中，子字线驱动器502可以处于活动状态(即，选择字线WL0)，而子字线驱动器504可以处于非活动状态(即，不选择字线WL1)。在这个实例操作中，相位信号PHF0为低(例如，在0.2伏)，相位信号PH0为高(例如，在3.3伏)，晶体管M4和M6导通，晶体管M5关断，且因此字线WL0处于高电压。此外，在该示例操作中，相位信号PHF1为高(例如，3.3伏)，相位信号PH1为低(例如，0.2伏)，晶体管M7和M9关断，晶体管M8导通，因此字线WL1处于低电压(例如，0.2伏)。
如将了解，当子字线驱动器504处于非活动状态(即，未选择字线WL1)时，NMOS晶体管M9可能由于非传导应力而降级。然而，根据本文中所更全面地描述的，并且根据本公开的各种实施例，传送到晶体管M9的源极的全局字线电压GR可以降低，并且因此可以减轻施加到晶体管M9的非传导应力。
图5B描绘了与图5A中所示的子字线驱动器500相关联的时序图510。如时序图510中所展示的，在时间t1(例如，响应于活动命令)，相位信号PHF0可以开始转变为低并且相位信号PH0可开始转变为高。此外，在时间t2处，为了起始活动模式，全局字线电压GR开始转变为高，因此使得字线电压WL0转变为高。此外，根据下文中所更全面地描述的，并且根据本公开的各种实施例，在活动模式期间且在后续时间t3处，全局字线电压GR降低，并且因此字线电压WL0也降低(例如，降低到Vccp-Vt)。至少部分地由于字线驱动器电路(例如，预解码器、一或多个主字线驱动器和/或一或多个子字线驱动器)中的能量泄漏而导致的全局字线电压GR的电压的降低可以降低施加到非活动的字线驱动器(例如，字线驱动器504)的晶体管(例如，晶体管M9)的非传导应力。更具体地，例如，在其中子字线驱动器502被选择而子字线驱动器504未被选择的活动模式中，非导通晶体管M7和/或非导通晶体管M9中的电流泄漏可以有助于全局字线电压GR的减小。可替换地或者另外地，与耦合到活动字线WL0的一或多个存储器单元相关联的泄漏可以有助于全局字线电压GR0的减小。时间t2与t3之间的持续时间是正被触发(即，响应于活动命令)的活动模式与全局字线电压GR的减小之间的时间延迟(本文中也称为“内部延迟”)。
继续参考时序图510，在时间t4处，可以发出预充电命令(即，因此结束活动模式(例如，结束字线激活循环))，并且全局字线电压GR和字线电压WL0可以返回到电压Vccp(本文中也称为“经泵激电压”或“电源电压”)。应注意，在一些实施例中，如果预充电信号在时间t3之前发生(即，如果活动模式不具有足够长的持续时间)，那么全局字线电压GR和字线电压WL0在相关联的活动模式期间可能不会降低。
图6示出了根据本公开的各种实施例的字线驱动器电路600。如所示出的，字线驱动器电路600包括预解码器602、主字线驱动器604和子字线驱动器606。字线驱动器电路600还包括用于生成电压Vppth的电源电压生成电路608。字线驱动器电路600在本文中也可以被称为“字线驱动器电子线路”或简称为“驱动器电路”。在一些实施例中，预解码器602可以包括电源电压生成电路608。在其它实施例中，电源电压生成电路608可以在预解码器602的外部。在这些实施例的任何一个中，预解码器602和电源电压生成电路608在这里可以统称为“电路”。此外，例如，子字线驱动器606可以包括图5A中的子字线驱动器502。
应当了解，尽管图6示出了字线驱动器电路600具有一个预解码器、一个主字线驱动器和一个子字线驱动器，但字线驱动器电路600可以包括多个预解码器、多个主字线驱动器和多个子字线驱动器。举例来说，每个预解码器都可以被配置成将信号(例如，内部全局字线电压)传送到一或多个主字线驱动器，并且每个主字线驱动器都可以被配置成将信号(例如，全局字线电压)传送到一或多个子字线驱动器。
如图6所示出的，电源电压生成电路608包括晶体管M20(例如，PMOS晶体管)，晶体管M20包括耦合到电源电压Vccp的漏极、被配置成接收控制信号的栅极以及耦合到节点N1的源极。此外，电源电压生成电路608包括晶体管M21(例如，PMOS晶体管)，其包括耦合到电源电压Vccp的漏极，以及耦合到节点N1的栅极和源极。根据一些实施例，节点N1可以具有电压Vppth。应当了解，晶体管M21被配置成二极管连接的晶体管(即，用于二极管箝位)。
如本文中所更全面地描述的，在字线驱动器电路600的至少一个操作模式(例如，在活动模式期间)期间，电压Vppth可以是箝位电压(本文中也称为“浮动电源电压”或“浮动电压”)，其可以由于能量泄漏(即，在字线驱动器电路600中发生)而降低。在其它阶段(例如，待用或预充电阶段)，电压Vppth可以是基本固定的电压(即，基本等于电压Vccp)。
预解码器602包括解码逻辑620和晶体管M22-M27。例如，晶体管M22、M23和M25可以是PMOS晶体管，而晶体管M24、M26和M27可以是NMOS晶体管。如图所示，晶体管M23和M24的栅极以及晶体管M24的漏极耦合到解码逻辑620，晶体管M23的漏极耦合到节点N1，并且晶体管M23的源极和晶体管M24的源极在节点N2处耦合在一起。此外，晶体管M22的源极、晶体管M25的栅极和晶体管M27的栅极耦合到节点N2，晶体管M26的栅极耦合到电压Vccp。晶体管M22的漏极和晶体管M25的漏极耦合到节点N1，晶体管M25的源极在节点N3处耦合到晶体管M26的源极，晶体管M26的漏极耦合到晶体管M27的源极，并且晶体管M27的漏极耦合到负字线电压Vnwl。预解码器602被配置成基于电压Vppth在节点N3处生成内部全局字线电压iGR并且在节点N2处生成内部全局字线电压iGRF(即，内部全局字线电压iGR的互补)。
主字线驱动器604包括解码逻辑624和晶体管M28-M31。例如，晶体管M28可以是PMOS晶体管，并且晶体管M29-M31可以是NMOS晶体管。如所示出的，晶体管M28的栅极耦合到解码逻辑624，晶体管M28的漏极耦合到节点N3，而晶体管M28的源极耦合到节点N4。此外，晶体管M29的栅极耦合到节点N2，晶体管M29的源极耦合到节点N4，晶体管M29的漏极耦合到电压Vnwl。此外，晶体管M30的源极耦合到节点N4，晶体管M30的栅极耦合到节点N3，晶体管M30的漏极耦合到晶体管M31的源极。此外，晶体管M31的栅极和晶体管M31的漏极耦合到解码逻辑624。主字线驱动器604被配置成基于全局字线电压iGR和内部全局字线电压iGRF在节点N4处生成全局字线电压GR。
子字线驱动器606包括晶体管M32-M34。例如，晶体管M32是PMOS晶体管，晶体管M33和M34是NMOS晶体管。在这个实例中，晶体管M32的漏极被配置成接收全局字线电压GR，晶体管M32的源极耦合到字线WL，并且晶体管M32的栅极被配置成接收相位信号PHF。此外，晶体管M33的源极耦合到字线WL，晶体管M33的漏极被配置成接收负字线电压Vnwl(例如，0.2伏)，并且晶体管M33的栅极被配置成接收相位信号PHF。此外，晶体管M34的源极耦合到全局字线电压GR，晶体管M34的漏极耦合到字线WL，并且晶体管M34的栅极被配置成接收相位信号PH(即，相位信号PHF的互补)。
如将了解，在预充电阶段期间，晶体管M20可以接通并且节点N1可以被充电到电压Vccp。此外，在活动模式期间(例如，当在预充电之后断言活动信号时)，在电源电压生成电路608的晶体管M20的栅极处接收的控制信号可以是高，并且因此晶体管M20(在该实例中是PMOS晶体管)可以是关断的。此外，在预充电和至少活动模式的开始之后，节点N1可以包括等于电压Vccp的电压。然而，在该实例中，晶体管M21可以关断，节点N1被箝位(即，没有强制电压)，因此电源电压Vppth被箝位。因此，在活动阶段期间(例如，假设活动阶段的持续时间足够长)，电压Vppth可以从电压Vccp的值降低到Vccp-Vt的值，其中Vt是晶体管M21的阈值电压。如下面更详细地描述的，电源电压Vppth是否降低，以及电源电压Vppth降低的速率可能取决于各种因素。此外，响应于电压Vppth降低到Vccp-Vt，晶体管M21可以开始导通。因此，在这些实施例中，电压Vppth可以不降低到小于Vccp-Vt的值。换句话说，电压Vppth可以被箝位在电压Vccp和电压Vccp-Vt之间。
根据一些实施例，电压Vppth的降低可能是由于字线驱动器电路600中发生的能量泄漏。更具体地，根据一些实施例，可能由于字线驱动器电路600的一或多个晶体管中的电流泄漏和/或耦合到活动字线(例如，当子字线驱动器606活动(即，被选择)时的字线WL)的一或多个存储器单元中的泄漏而发生能量泄漏。更具体地，例如，可能由于字线驱动器电路600的一或多个非传导晶体管中的电流泄漏和/或耦合到活动字线的一或多个存储器单元中的泄漏而发生能量泄漏。
因此，与常规的系统或装置相比，在活动模式中，传送到子字线驱动器的电压(例如，高激活电压)和/或经由子字线驱动器生成的电压可以降低到小于电源电压(例如，小于电源电压Vccp)的电平。更具体地，传送到子字线驱动器的电压(例如，高激活电压)和/或经由子字线驱动器生成的电压可以降低到Vccp-Vt(例如，3.3-0.7)。电压是否降低，以及电压降低的速率可能取决于各种因素，例如定时(例如，活动状态的持续时间)、能量泄漏量和/或其它因素。
此外，子字线驱动器606的晶体管M32和M33的栅极未被配置成接收全局字线电压，因此与常规装置或系统相比，可以减少和可能消除任何GIDL。而且，与传统的系统或装置相反，二极管箝位(即，经由晶体管M21)可以在活动模式期间发生。
图7示出了根据本公开的各种实施例的在待用模式下操作的字线驱动器电路700。字线驱动器电路700包括预解码器电路，所述预解码器电路包括预解码器702_0和预解码器702_1。字线驱动器电路700进一步包括主字线驱动器电路，所述主字线驱动器电路包含主字线驱动器704_A、主字线驱动器704_B、主字线驱动器704_C、主字线驱动器704_D、解码逻辑724_A和解码逻辑724_B。字线驱动器电路700进一步包括电源电压生成电路708。在一些实施例中，电源电压生成电路708可以是预解码器电路的一部分。在其它实施例中，电源电压生成电路708可以在预解码器电路的外部。
如所示出的，包括晶体管M35和M36的电源电压生成电路708被配置成接收电源电压Vccp和控制信号(即，活动信号或预充电信号)，并生成电压Vppth。类似于电源电压生成电路608(见图6)，根据所接收的控制信号，经由电源电压生成电路708生成的电压Vppth可以是箝位电压或固定电压。更具体地，根据一些实施例，如果所接收的控制信号是活动命令，则电压Vppth可以是箝位电压。否则，如果所接收的控制信号是预充电命令，则电压Vppth可以是固定电压。
预解码器702_0包括解码逻辑720_0和晶体管M37-M42，且预解码器702_1包括解码逻辑720_1和晶体管M43-M48。预解码器702_0和预解码器702_1中的每一个都被配置成类似于图6所展示的预解码器602。
字线驱动器704_A包括晶体管M49-M52，字线驱动器704_B包括晶体管M53-M56，字线驱动器704_C包括晶体管M57-M60，且字线驱动器704_D包括晶体管M61-M64。字线驱动器704_A和字线驱动器704_B被配置成从解码逻辑724_A接收信号(例如，电压Vccp和/或电压Vnwl)，并且字线驱动器704_C和字线驱动器704_D被配置成从解码逻辑724_B接收信号(例如，电压Vccp和/或电压Vnwl)。字线驱动器704_A、字线驱动器704_B、字线驱动器704_C和字线驱动器704_D中的每一者都被配置成类似于图6中所展示的预解码器602。
如上所述，图7描绘了处于待用模式的字线驱动器电路700。在待用模式中，在电源电压生成电路708的晶体管M35的栅极处接收的可以包括预充电命令的控制信号为低，因此晶体管M35导通，并且节点N5耦合到电压Vccp。因此，在待用模式下，电压Vppth具有固定值。换句话说，在待用模式期间，电压Vppth是固定的电源电压。
此外，在预期操作期间，当在待用模式下操作时，预解码器702_0的晶体管M37、M38、M41和M42导通，预解码器702_0的晶体管M39和M40关断，并且预解码器702_0生成内部全局字线信号MW0和MW0F，其分别是电压Vnwl和电压Vccp。类似地，当在待用模式下操作时，预解码器702_1的晶体管M43、M45、M47和M48为导通，预解码器702_1的晶体管M44和M46关断，并且预解码器702_1生成内部全局字线信号MW1和MW1F，其分别是电压Vnwl和电压Vccp。
可以在主字线驱动器704_A和主字线驱动器704_C处接收内部全局字线信号MW0和MW0F。此外，可以在主字线驱动器704_B和主字线驱动器704_D处接收内部全局字线信号MW1和MW1F。主字线驱动器704_A和704_B还从解码逻辑724_A处接收控制信号RF3F<0>和RF3<0>。在这个实例中，控制信号RF3F<0>是电压Vccp并且控制信号RF3<0>是电压Vnwl。此外，主字线驱动器704_C和704_D还从解码逻辑724_B处接收控制信号RF3F<1>和RF3<1>。在这个实例中，控制信号RF3F<1>是电压Vccp并且控制信号RF3<1>是电压Vnwl。
此外，当在待用模式下操作时，字线驱动器704_A的晶体管M50和M52导通，字线驱动器704_A的晶体管M49和M51关断，并且字线驱动器704_A生成全局字线信号GR0，其是电压Vnwl。此外，字线驱动器704_B的晶体管M54和M56导通，字线驱动器704_B的晶体管M53和M55关断，并且字线驱动器704_B生成全局字线信号GR2，其是电压Vnwl。此外，字线驱动器704_C的晶体管M58和M60导通，字线驱动器704_C的晶体管M57和M59关断，并且字线驱动器704_C生成全局字线信号GR1，其是电压Vnwl。此外，字线驱动器704_D的晶体管M62和M64导通，字线驱动器704_D的晶体管M61和M63关断，并且字线驱动器704_D生成全局字线电压GR3，其是电压Vnwl。
图8示出了根据本公开的各种实施例的处于活动模式(本文中也称为“活动阶段”或“活动周期”)的字线驱动器电路700。在活动模式中，在激活电路的晶体管M35的栅极处接收的可以包括活动命令的控制信号为高，晶体管M35关断，并且节点N5被箝位。因此，在活动模式中，电压Vppth是箝位电压(也称为“浮动电源电压”或“浮动电压”)。
此外，在预期操作期间，当在活动模式中操作时，预解码器702_0的晶体管M39、M40和M41导通，预解码器702_0的晶体管M38和M42关断，并且预解码器702_0生成内部全局字线信号MW0和MW0F，其分别是Vccp-Vt和0伏。类似地，当在活动模式下操作时，预解码器702_1的晶体管M45、M46和M47导通，预解码器702_1的晶体管M43和M44为关断，并且预解码器702_1生成内部全局字线信号MW1和MW1F，其分别是电压Vnwl(例如，-0.2)和Vccp-Vt。
可以在主字线驱动器704_A和主字线驱动器704_C处接收内部全局字线信号MW0和MW0F。此外，可以在主字线驱动器704_B和主字线驱动器704_D处接收内部全局字线信号MW1和MW1F。主字线驱动器704_A和704_B还从解码逻辑724_A处接收控制信号RF3F<0>和RF3<0>。在这个实例中，控制信号RF3F<0>是电压Vnwl并且控制信号RF3<0>是电压Vccp。此外，主字线驱动器704_C和704_D还从解码逻辑724_B处接收控制信号RF3F<1>和RF3<1>。在这个实例中，控制信号RF3F<1>是电压Vccp并且控制信号RF3<1>是电压Vnwl。
此外，当在活动模式下操作时，字线驱动器704_A的晶体管M49和M51导通，字线驱动器704_A的晶体管M50和M52为关断，并且字线驱动器704_A生成全局字线信号GR0，其是Vccp-Vt。此外，字线驱动器704_B的晶体管M53和M54导通，字线驱动器704_B的晶体管M55和M56关断，并且字线驱动器704_B生成全局字线信号GR2，其是电压Vnwl。此外，字线驱动器704_C的晶体管M59和M60导通，字线驱动器704_C的晶体管M57和M58关断，并且字线驱动器704_C生成全局字线信号GR1，其是电压Vnwl。此外，字线驱动器704_D的晶体管M62和M64导通，字线驱动器704_D的晶体管M61和M63关断，并且字线驱动器704_D生成全局字线电压GR3，其是电压Vnwl。
根据一些实施例，在活动模式中，可能由于字线驱动器电路700的一或多个晶体管中的电流泄漏和/或耦合到活动字线的一或多个存储器单元中的泄漏而发生能量泄漏。更具体地，例如，在活动模式中(例如，如图8所展示的)，可能由于字线驱动器电路700的一或多个非传导晶体管中的电流泄漏和/或耦合到活动字线的一或多个存储器单元中的泄漏而发生能量泄漏。更具体地，例如，在选择字线驱动器704_A的活动模式期间(例如，如图8所展示的)，可能由于一或多个晶体管M38、M43、M57和M61中的电流泄漏而发生能量泄漏。可替换地或者另外地，可能发生与一或多个未选定的子字线驱动器(例如，图5A中的子字线驱动器504)相关联的泄漏和/或与耦合到活动字线(例如，图5A的活动字线WL0)的一或多个存储器单元相关联的泄漏。如将了解，能量泄漏可能有助于在活动模式期间减少字线驱动器电路700的一或多个字线电压(例如，内部全局字线电压MW0、MW1F和/或全局线电压GR0)。更具体地，由于在字线驱动器电路700的活动模式期间发生的能量泄漏，全局字线电压MW0、MW1F和全局线电压GR0可以从电压Vccp降低到电压Vccp-Vt(即，假定活动模式具有足够长的持续时间)。
图9是根据本公开的各种实施例的操作存储器装置的实例方法900的流程图。方法900可以根据本公开中所描述的至少一个实施例来布置。在一些实施例中，方法900可以由装置或系统，例如图1中的存储器装置100、图2中的驱动器控制电路210、图2中的字线驱动器208、图5A中的子字线驱动器500、图6中的字线驱动器电路600、图7和8中的字线驱动器电路700、图10中的装置1000和/或图11中的系统1100或另一装置或系统来执行。尽管被示出为离散的框，但是各种框可以被划分为附加的框，组合为更少的框，或者被消除，这取决于所期望的实现。
方法900可在框902处开始，其中可以基于箝位电压生成内部全局字线电压，并且方法900可进行到框904。举例来说，在活动模式期间(例如，响应于活动命令)，可以基于电源电压vppth生成(即，经由预解码器602)内部全局字线电压iGR(见图6)，所述电源电压vppth在活动模式期间可以是箝位电压。
在框904处，可以将内部全局字线电压传送到一或多个主字线驱动器，并且方法904可以进行到框906。举例来说，参考图6，可以将内部全局字线电压iGR传送到主字线驱动器604。作为另一实例，参考图7，可以将内部全局字线电压MW0传送到主字线驱动器704_A和704_C，并且可以将内部全局字线电压MW1传送到主字线驱动器704_B和704_D。
在框906处，可以基于内部全局字线电压生成全局字线电压，并且方法900可进行到框908。举例来说，可以经由主字线驱动器生成全局字线。更具体地说，参考图6，主字线驱动器604可以生成全局字线电压GR。作为另一实例，参考图7，主字线驱动器704_A可以生成全局字线电压GR0。
在框908处，可以将全局字线电压传送到至少一个子字线驱动器。例如，参考图6，全局字线电压GR可以从主字线驱动器604传送到子字线驱动器606。更具体地，例如，全局字线电压GR可以从主字线驱动器604传送到子字线驱动器606的一或多个晶体管的漏极和/或源极。
在不脱离本公开的范围的情况下，可以对方法900进行修改、增补或省略。例如，方法900的操作可以以不同的顺序来实现。此外，所概述的操作和动作仅作为实例来提供，并且这些操作和动作中的一些可以是任选的、可以被组合成更少的操作和动作或者被扩展成附加的操作和动作而不减损所公开的实施例的本质。举例来说，方法可以包括其中可以基于全局字线电压生成字线电压(例如，图6中的字线电压WL)的动作。作为另一实例，方法可以包括其中可以在预充电模式期间基于固定电源电压生成内部全局字线电压(例如，图6中的内部全局字线电压iGR)的动作。
还公开了一种存储器装置。根据各种实施例，存储器装置可以包括一或多个存储器单元阵列，例如存储器单元阵列102(见图1)。一或多个存储器单元阵列可以包括多个存储器单元。
图10是根据本公开的一或多个实施例实施的存储器装置1000的简化框图。存储器装置1000包括存储器阵列1002和控制器1004，其中所述存储器装置可以包括例如半导体装置。存储器阵列1002可以包括多个存储器单元，其中所述存储器阵列1002可以包括多个存储体。
控制器1004可操作地与存储器阵列1002耦合以便读、写或刷新存储器阵列1002内的任何或所有存储器单元。控制器1004可以被配置成用于执行本文公开的一或多个实施例。举例来说，根据本文中公开的各种实施例，在一些实施例中，控制器1004(其可以包括例如图2中的驱动器控制电路210、图2中的字线驱动器208、图5A中的子字线驱动器500、图6中的字线驱动器电路600和/或图7和8中的字线驱动器电路700)可以被配置成基于箝位电压(例如，在活动模式期间)生成和/或驱动一或多个电压，此外，根据本文中公开的各种实施例，图2中的驱动器控制电路210、图2中的字线驱动器208、图5A中的子字线驱动器500、图6中的字线驱动器电路600和/或图7和8中的字线驱动器电路700可以被配置成基于固定电源电压(例如，在预充电模式期间)生成和/或驱动一或多个电压。
还公开了一种系统。根据各种实施例，系统可以包括存储器装置，所述存储器装置包括多个存储体，每个存储体具有存储器单元阵列。每个存储器单元可以包括存取晶体管和可操作地与存取晶体管耦合的存储元件。
图11是根据在此描述的一或多个实施例实现的电子系统1100的简化框图。电子系统1100包括至少一个输入装置1102，其可以包括例如键盘、鼠标或触摸屏。电子系统1100还包括至少一个输出装置1104，例如监视器、触摸屏或扬声器。输入装置1102和输出装置1104不必彼此分离。电子系统1100还包括存储装置1106。输入装置1102、输出装置1104和存储装置1106可以耦合到处理器1108。电子系统1100进一步包括存储器装置1110，其耦合到处理器1108。存储器装置1110(其可以包括图10中的存储器装置1000)可以包括存储器单元阵列。电子系统1100可以包括例如计算、处理、工业或消费者产品。例如但不限于，系统1100可以包括个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵预防系统、手持式装置、平板计算机、电子笔记本、照相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
本公开的各种实施例可以包括字线驱动器电路。字线驱动器电路可以包括被配置成基于第一固定电源电压并且响应于接收到触发活动模式的第一控制信号而生成箝位电压的电路。电路还可以被配置成在活动模式期间基于箝位电压生成内部全局字线电压。字线驱动器电路可以进一步包括至少一个字线驱动器，所述字线驱动器被配置成接收内部全局字线电压并生成全局字线电压。此外，字线驱动器电路可以包括至少一个子字线驱动器，所述子字线驱动器被配置成接收全局字线电压并生成字线电压。
本公开的一或多个其它实施例包括一种操作存储器装置的方法。方法可以包括经由预解码器基于箝位电压生成内部全局字线电压。方法还可以包括将内部全局字线电压从预解码器传送到一或多个主字线驱动器。此外，方法可以包括经由一或多个主字线驱动器中的主字线驱动器基于内部全局字线电压生成全局字线电压。另外，方法可以包括将全局字线电压传送到至少一个子字线驱动器。
本公开的一些实施例包括存储器装置。所述存储器装置可以包括字线驱动器电路，其被配置成在活动模式期间基于箝位电压生成内部全局字线电压。此外，字线驱动器电路可以被配置成在活动模式期间基于内部全局字线电压生成全局字线电压。此外，字线驱动器电路可以被配置成在活动模式期间基于全局字线电压生成字线电压。
本公开的附加实施例包括电子系统。电子系统可以包括至少一个输入装置、至少一个输出装置以及可操作地耦合到输入装置和输出装置的至少一个处理器装置。所述电子系统还可以包括可操作地耦合到所述至少一个处理器装置并且包含字线驱动器电路的至少一个存储器装置。字线驱动器电路可以包括电源电压生成电路，所述电源电压生成电路包括第一数量的晶体管并且被配置成响应于活动命令生成箝位电压。字线驱动器电路可以进一步包括预解码器，所述预解码器包括第二数量的晶体管并且被配置成基于箝位电压生成内部全局字线电压。此外，字线驱动器电路可以包括多个主字线驱动器，其中每个主字线驱动器包括第三数量的晶体管并且被配置成接收内部全局字线电压并生成全局字线电压。
根据惯例，附图中所示出的各种特征可以不按比例绘制。本公开中所示的插图并不意味着是任何特定设备(例如，装置、系统等)或方法的实际视图，而仅仅是用于描述本公开的各种实施例的理想化表示。因此，为了清楚起见，各种特征的尺寸可以任意扩大或缩小。此外，为了清楚起见，可以简化一些附图。因此，附图可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
如这里所使用的，术语“装置”或“存储器装置”可以包括具有存储器的装置，但不限于仅具有存储器的装置。例如，装置或存储器装置可以包括存储器、处理器和/或其它组件或功能。例如，装置或存储器装置可以包括片上系统(SOC)。
本文中所使用的的术语，特别是在所附权利要求(例如，所附权利要求的主体)通常是“开放”的术语(例如，术语“包括(including/includes)”应解释为“包括，但不限于，(including,but not limited to,/includes,but not limited to,)”、术语“有”应解释为“至少有”等等)。
另外，如果引入的权利要求叙述中意指特定的数量，则在权利要求中将明确地叙述此意图，并且在没有此叙述的情况下，不存在此意图。例如，为了帮助理解，下文中所附权利要求可以使用介绍性短语“至少一个”和“一或多个”来介绍权利要求陈述。然而，这样的短语的使用不应被解释为暗示由不定冠词“一”或“一个”引述的权利要求将包含这样的引述的权利要求的任何特定权利要求限制为仅包含一个这样的引述的实施例，即使当相同的权利要求包括引述短语“一或多个”或“至少一个”和不定冠词如“一”或“一个”(例如，“一”和/或“一个”应解释为“至少一个”或“一或多个”)；对于用于所引入的权利要求陈述的定冠词的使用也是如此。如这里所使用的，“和/或”包括一或多个相关列出项的任何和所有组合。
此外，即使权利要求陈述中明确地陈述了一个特定的数量，应当了解此陈述应解释为意指至少所陈述的数量(例如，仅陈述“两条陈述”而没有其它修饰，则意指至少两条陈述，或者两个或多个陈述)。此外，在使用类似于“A、B和C之中的至少一个，等等。”或“A、B和C之中的一或多个，等等。”的惯例的情况下，通常这样的句子构造是为了包括单独的A、单独的B、单独的C、A和B一起、A和C一起、B和C一起或者A、B和C一起，等等。例如，术语“和/或”的使用意指为用这种方法解释。
此外，无论在说明书、权利要求还是附图中，表示两个或更多个可选术语的任何分离的单词或短语应当被理解为预期包括多个术语之一、两个术语之一或两个术语的可能性。例如，短语“A或B”应理解为包括“A”或“B”或“A和B”。
另外，术语“第一”、“第二”、“第三”等的使用在这里不一定用来表示元件的特定顺序或数量。通常，术语“第一”、“第二”、“第三”等用于区分作为通用标识符的不同元件。没有展示出术语“第一”、“第二”、“第三”等表示特定顺序，这些术语不应被理解为表示特定顺序。此外，如果没有展示出“第一”、“第二”、“第三”等具有特定数量的要素的术语，则这些术语就不能理解为具有特定数量的要素。
以上描述以及在附图中示出的本公开的实施例并不限制本公开的范围，本公开的范围由所附权利要求及其合法等效物的范围涵盖。任何等同的实施方案都在本公开的范围内。实际上，除了在此示出和描述的那些之外，本公开的各种修改，例如所描述的元件的可替换的有用组合，对于本领域技术人员来说从描述中将变得显而易见。这些修改和实施例也落入所附权利要求和等效物的范围内。

Claims (20)

1.一种字线驱动器电路，其包含：
电路，所述电路被配置成：
基于第一固定电源电压并且响应于接收到触发活动模式的控制信号而生成箝位电压；以及
在所述活动模式期间基于所述箝位电压生成内部全局字线电压；
至少一个主字线驱动器，所述主字线驱动器被配置成接收所述内部全局字线电压并且生成全局字线电压；以及
至少一个子字线驱动器，所述子字线驱动器被配置成接收所述全局字线电压并生成字线电压。
2.根据权利要求1所述的字线驱动器电路，其中所述电路、所述至少一个主字线驱动器和所述至少一个子字线驱动器中的一或多个中的能量泄漏在所述活动模式期间降低所述箝位电压。
3.根据权利要求1所述的字线驱动器电路，其中所述电路进一步被配置成：
响应于接收到包括触发预充电模式的预充电命令的第二不同控制信号，生成基本上等于所述第一固定电源电压的第二固定电源电压；以及
在所述预充电模式期间基于所述第二固定电源电压生成所述内部全局字线电压。
4.根据权利要求1所述的字线驱动器电路，其中所述控制信号包括激活所述至少一个主字线驱动器中的主字线驱动器的活动控制信号。
5.根据权利要求1所述的字线驱动器电路，其中所述电路包含电源电压生成电路，所述电源电压生成电路包含：
第一晶体管，所述第一晶体管具有被配置成接收所述控制信号的栅极、耦合到所述第一固定电源电压的漏极以及耦合到第一节点的源极；以及
第二晶体管，所述第二晶体管具有耦合到所述第一节点的栅极、耦合到所述第一固定电源电压的漏极以及耦合到所述第一节点的源极。
6.根据权利要求5所述的字线驱动器电路，其中所述第一晶体管和所述第二晶体管中的每一个都包含P型金属氧化物半导体PMOS晶体管。
7.根据权利要求1所述的字线驱动器电路，其中所述至少一个主字线驱动器中的每个主字线驱动器都包含：
第一晶体管，所述第一晶体管具有耦合到解码逻辑的栅极、被配置成接收所述内部全局字线电压的漏极以及耦合到第一节点的源极；
第二晶体管，所述第二晶体管具有被配置成接收另一内部全局字线电压的栅极、耦合到所述第一节点的源极和被配置成接收负字线电压的漏极；
第三晶体管，所述第三晶体管具有被配置成接收所述内部全局字线电压的栅极和耦合到所述第一节点的源极；以及
第四晶体管，所述第四晶体管具有耦合到解码逻辑的栅极和漏极以及耦合到所述第三晶体管的漏极的源极。
8.根据权利要求1所述的字线驱动器电路，其中所述至少一个子字线驱动器中的每个子字线驱动器包含：
第一晶体管，所述第一晶体管具有被配置成接收所述全局字线电压的漏极、耦合到第一字线的源极；以及栅极端子，所述栅极端子被配置成接收第一相位信号；
第二晶体管，所述第二晶体管具有被配置成接收所述全局字线电压的源极、耦合到字线的漏极以及被配置成接收第二相位信号的栅极端子；以及
第三晶体管，所述第三晶体管具有耦合到所述字线的源极、耦合到负字线电压的漏极以及被配置成接收所述第一相位信号的栅极。
9.根据权利要求8所述的字线驱动器电路，其中所述第一晶体管包含P型金属氧化物半导体PMOS晶体管，并且所述第二晶体管和所述第三晶体管中的每一个都包含N型金属氧化物半导体NMOS晶体管。
10.一种操作存储器装置的方法，其包含：
经由预解码器基于箝位电压生成内部全局字线电压；
将所述内部全局字线电压从所述预解码器传送到一或多个主字线驱动器；
经由所述一或多个主字线驱动器中的主字线驱动器基于所述内部全局字线电压生成全局字线电压；以及
将所述全局字线电压传送到至少一个子字线驱动器。
11.根据权利要求10所述的方法，其进一步包含：
响应于包括预充电命令的第一控制信号，用电源电压对节点进行充电；以及
响应于接收到包括活动命令的第二不同控制信号，在所述节点处生成所述箝位电压。
12.根据权利要求11所述的方法，其进一步包含响应于所述箝位电压减小到等于所述电源电压减去晶体管的阈值电压的值，而经由所述晶体管将所述节点耦合到所述电源电压。
13.根据权利要求10所述的方法，其中将所述全局字线电压传送到至少一个子字线驱动器包含将所述全局字线电压传送到所述至少一个子字线驱动器中的子字线驱动器的晶体管的漏极和源极中的一个。
14.根据权利要求10所述的方法，其进一步包含：
基于所述全局字线电压经由所述至少一个子字线驱动器中的子字线驱动器生成字线电压；以及
经由所述子字线驱动器将所述字线电压传送到至少一个存储器单元。
15.一种存储器装置，其包含：
字线驱动器电路，所述字线驱动器电路被配置成：
在行活动模式期间，基于箝位电压生成内部全局字线电压；
在所述行活动模式期间，基于所述内部全局字线电压生成全局字线电压；以及
在所述行活动模式期间，基于所述全局字线电压生成字线电压。
16.根据权利要求15所述的存储器装置，其中所述字线驱动器电路进一步被配置成：
在预充电模式期间，基于固定电源电压生成第二内部全局字线电压；
在所述预充电模式期间，基于所述第二内部全局字线电压生成第二全局字线电压；以及
在所述预充电模式期间，基于所述第二全局字线电压生成第二字线电压。
17.根据权利要求15所述的存储器装置，其中所述字线驱动器电路进一步被配置成基于固定电源电压并且响应于接收到触发活动模式的控制信号而生成所述箝位电压。
18.一种电子系统，其包含：
至少一个输入装置；
至少一个输出装置；
至少一个处理器装置，所述至少一个处理器装置可操作地耦合到所述输入装置和所述输出装置；以及
至少一个存储器装置，所述至少一个存储器装置可操作地耦合到所述至少一个处理器装置并且包含字线驱动器电路，所述字线驱动器电路包含：
电源电压生成电路，所述电源电压生成电路包括第一数量的晶体管并且被配置成响应于活动命令生成箝位电压；
预解码器，所述预解码器包括第二数量的晶体管并且被配置成基于所述箝位电压生成内部全局字线电压；以及
多个主字线驱动器，每个主字线驱动器包括第三数量的晶体管并且被配置成接收所述内部全局字线电压并生成全局字线电压。
19.根据权利要求18所述的电子系统，其中所述内部全局字线电压和所述全局字线电压中的每一个响应于第二数量的晶体管和所述第三数量的晶体管中的至少一个中的一或多个晶体管中的能量泄漏而减小。
20.根据权利要求18所述的电子系统，所述电子系统进一步包含多个子字线驱动器，每个子字线驱动器都包括第四数量的晶体管并且被配置成接收所述全局字线电压并生成字线电压。
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