JPH1152016A - Ｉｃ試験装置、及びｉｃ試験装置における並列測定方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、並列測定機能を持ったＩＣ
試験装置において、並列測定を意識しないプログラムの
作成を可能にし、並列測定によるスループット（単位時
間内に処理できる数）を向上させるＩＣ試験装置、及び
ＩＣ試験装置における並列測定方法を提供することであ
る。 【解決手段】 プログラム実行部１は、デバイスプログ
ラムを実行する部分であり、複数のＤＵＴを測定する際
にも各ＤＵＴに対して共通に実行される「共通」のプロ
グラムを実行し、プログラム変数領域２は、ＲＡＭ内に
設けられた格納領域であり、各ＤＵＴ毎の複数の格納領
域を有し、プログラム解析処理部４は、前記「共通」の
プログラムに従って、プログラム変数領域２内の各ＤＵ
Ｔに対する格納領域に格納されたデータを解析処理し、
以上の構成により、システム部３が、各ＤＵＴに対応す
る複数の格納領域に対して、並列的に同時に「共通」の
プログラムを実行して解析処理を行うことができるよう
にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路を
試験するＩＣ試験装置に係り、詳細には、被測定デバイ
スを並列的に同時に測定するＩＣ試験装置、及びＩＣ試
験装置における並列測定方法に関する。

【０００２】

【従来の技術】近年、様々な電子機器に用いられる回路
のＩＣ（Integrated Circuit：集積回路）化が急速に進
められてきた。ＩＣ、ＬＳＩ（Large Scale Integrated
circuit）等は、抵抗や、コンデンサ、トランジスタ等
の各素子の働きを、印刷、蒸着等の方法により形成した
回路によって実現するが、大量生産されるそれぞれの製
品間には多少の特性のばらつきが生じる。このようなＩ
ＣやＬＳＩの特性が、規格を満たしているか否かを試験
する装置がＩＣ試験装置である。

【０００３】ＩＣ試験装置を用いてＩＣ等の半導体集積
回路を試験する際には、複数のＤＵＴ（Device Under T
est ：被測定デバイス）に対して、同じデバイスプログ
ラムによって、並列的に同時試験を行うことが有効であ
る。

【０００４】以下、図４〜図６を参照して、複数のＤＵ
Ｔの並列的な同時試験が可能な従来の並列測定方法につ
いて説明する。

【０００５】まず、図４のブロック図を参照して、複数
のＤＵＴの並列的な同時試験が可能な従来のＩＣ試験装
置２０の構成を説明する。図４において、ＩＣ試験装置
２０は、それぞれ複数の信号発生器４１、測定器４２、
合否判定回路４３と、制御回路４４、４５からなるハー
ドウェア部４０、及び制御用コンピュータ７０によって
構成され、ハードウェア部４０と接続される被測定ＩＣ
部６０の複数のＤＵＴを試験する。

【０００６】図４において、制御用コンピュータ７０
は、図示しないＣＰＵ（Central Processing Unit ）、
ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access
Memory）、ＣＲＴ（Cathode Ray Tube）等の表示装置、
入力装置等によって構成されており、機能的な構成とし
ては、主制御部７１、及びモード制御部７２の２つに大
きく分けられる。

【０００７】制御回路４４は、モード制御部７２から入
力されるモード信号によってモード制御され、並列測定
モードに設定されている場合には、主制御部７１から入
力される、被測定ＩＣ部６０に与える信号を設定する命
令、該設定された信号を被測定ＩＣ部６０に対して出力
する命令等の各種命令に従って、複数の信号発生器４１
のそれぞれを制御する。

【０００８】各信号発生器４１は、各種波形発生のタイ
ミングを指定するタイミングエッジを生成し、更に該生
成されたタイミングエッジと波形データを合成して、各
ＤＵＴを試験するために必要なドライバ波形を成形し、
該ドライバ波形をＤＵＴ６１、及び６２に対して出力す
る。

【０００９】ＤＵＴ６１は、ＩＣ、ＬＳＩ等の被測定用
デバイスであり、各入出力ピンが、該ＤＵＴ６１に対応
する信号発生器４１と接続され、当該ＩＣ試験装置２０
によって動作チェックがなされる。ＤＵＴ６２について
も同様である。

【００１０】各測定器４２は、各ＤＵＴから出力される
波形の取り込みを行ない、該取り込んだ波形を測定デー
タとして各合否判定回路４３に対して出力する。

【００１１】各合否判定回路４３は、各測定器４２から
入力される測定データを解析して合否判定を行い、合否
判定データとして制御回路４５に対して出力する。ま
た、試験項目によっては、前記測定データを主制御部７
１によって解析した上で合否判定を行う場合もあるた
め、各合否判定回路４３は、各測定器４２から入力され
る前記測定データも同時に制御回路４５に対して出力す
る。

【００１２】制御回路４５は、モード制御部７２から入
力されるモード信号によってモード制御され、並列測定
モードに設定されている場合には、各合否判定回路４３
から入力される、各ＤＵＴに対応する合否判定データ、
及び測定データをそれぞれ主制御部７１に対して出力す
る。

【００１３】上述した構成のＩＣ試験装置２０におい
て、従来の並列測定方法においては、前記主制御部７１
は、図５に概念的に示すシステム部１３のような構成で
実現されている。図５の概念的な構成図において、シス
テム部１３は、プログラム実行部１１、プログラム変数
領域１２、及びプログラム解析処理部１４によって構成
されている。

【００１４】この図５と、図６に示すフローチャートを
参照して、従来の並列測定時のオペレータの操作手順と
デバイスプログラムの実行手順について説明する。

【００１５】まず、オペレータは、制御用コンピュータ
７０への指示入力により、以降のＩＣ試験を並列測定で
行うことを設定する（ステップＳ１１）。並列測定モー
ドが設定されると、モード制御部７２は、並列測定モー
ドを示すモード信号を主制御部７１、及び制御回路４４
に対して出力する。主制御部７１は、モード制御部７２
から入力される並列測定モードを示すモード信号に従っ
て、図５に示すプログラム実行部１１によって、並列測
定を行うためのデバイスプログラムを実行する（ステッ
プＳ１２）。

【００１６】また、制御回路４４は、モード制御部７２
から入力される並列測定モードを示すモード信号に従っ
て、並列測定を行うための回路設定を行い、主制御部７
１から入力される、被測定ＩＣ部６０に与える信号を設
定する命令に従って、複数の信号発生器４１のそれぞれ
を制御して試験条件を設定する（ステップＳ１３）。こ
の試験条件は、図５のプログラム実行部１１における最
上部の「共通」の部分に、１個のＤＵＴについて記述さ
れているものが、制御回路４４によりそれぞれの信号発
生器４１に対して出力され、複数のＤＵＴに対して設定
される。

【００１７】各信号発生器４１は、前記試験条件に従っ
て、各ＤＵＴを試験するために必要なドライバ波形を成
形し、該ドライバ波形をＤＵＴ６１、６２に対して出力
して、各ＤＵＴに対する測定を実行する（ステップＳ１
４）。

【００１８】各測定器４２は、各ＤＵＴから出力される
波形を取り込み、該取り込んだ波形を測定データとして
各合否判定回路４３に対して出力し、各合否判定回路４
３は、該測定データを解析して合否判定を行い、合否判
定データとして制御回路４５に対して出力する。また、
試験項目によっては、前記測定データを主制御部７１に
よって解析した上で合否判定を行う場合もあるため、各
合否判定回路４３は、各測定器４２から入力される前記
測定データも同時に制御回路４５に対して出力する。こ
こでは、この測定データを主制御部７１によって解析す
る場合について記述する。

【００１９】制御回路４５は、モード制御部７２から入
力されるモード信号によって、並列測定モードに設定さ
れており、各合否判定回路４３から入力される、各ＤＵ
Ｔに対応する測定データをそれぞれ主制御部７１に対し
て出力する。

【００２０】主制御部７１に入力された測定データに基
づいて、概念的に示すシステム部１３のプログラム実行
部１１内の、第１のＤＵＴとしてのＤＵＴ（１）（図４
におけるＤＵＴ６１を指す）に対するプログラム「ＤＵ
Ｔ（１）」は、ＤＵＴ（１）の測定を行ったか否かを判
別する。すなわち、ＤＵＴ（１）（ＤＵＴ６１）に関す
る測定データの、主制御部７１に対しての入力があるか
否かの判別を行う（ステップＳ１５）。

【００２１】ステップＳ１５において、ＤＵＴ（１）を
測定したと判別されたときには、ＤＵＴ（１）の測定デ
ータを図５に示すプログラム変数領域１２に取り込み
（ステップＳ１６）、前記ＤＵＴ（１）に対するプログ
ラム「ＤＵＴ（１）」は、該取り込んだ測定データを図
５に示すプログラム解析処理部１４によって解析して演
算し（ステップＳ１７）、更に該演算結果を判定して、
ＤＵＴ（１）の試験合否を決定する（ステップＳ１
８）。

【００２２】ステップＳ１５において、ＤＵＴ（１）を
測定しなかったと判別されたときには、ＤＵＴ（１）に
対する演算処理（ステップＳ１６〜Ｓ１８）をスキップ
して、システム部１３のプログラム実行部１１内の、第
２のＤＵＴとしてのＤＵＴ（２）（図４におけるＤＵＴ
６２を指す）に対するプログラム「ＤＵＴ（２）」によ
って、ＤＵＴ（２）の測定を行ったか否かを判別する。
すなわち、ＤＵＴ（２）（ＤＵＴ６２）に関する測定デ
ータの、主制御部７１に対しての入力があるか否かの判
別を行う（ステップＳ１９）。ステップＳ１８において
ＤＵＴ（１）の試験合否決定がなされた場合も、同様に
ステップＳ１９に移行する。

【００２３】ステップＳ１９以降のプログラム処理は、
ＤＵＴ（１）に対するステップＳ１５〜Ｓ１８の処理と
同様であり、また、ＤＵＴが２個以上セットされている
ときには、全てのＤＵＴに対して同様の処理を行う。

【００２４】全てのＤＵＴに対しての合否判定処理が終
了すると、オペレータは、制御用コンピュータ７０への
指示入力により、ＩＣ試験を終了するか否かに関する指
示入力を行い（ステップＳ２０）、終了しない場合に
は、ステップＳ１２に戻って前述した処理を繰り返し、
また、終了する場合には、主制御部７１内のデバイスプ
ログラム、及びハードウェア部４０を初期状態（通常は
シングル測定モード）に戻して（ステップＳ２１）、一
連のＩＣ試験を終了する。

【００２５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の並列測定方法では、ハードウェアだけでは合否
判定が行えずにソフトウェアによる処理が必要な試験項
目については、並列測定を意識してプログラムを作成す
る必要があった。また、ソフトウェアで処理する関係
上、デバイスプログラムを、複数の各ＤＵＴ間で並列的
に同時に行うことができず、複数の各ＤＵＴ毎に実行し
なければならなかったため、ＩＣ試験の実行時間が長く
なってしまっていた。

【００２６】そこで、本発明の課題は、並列測定機能を
持ったＩＣ試験装置において、並列測定を意識しないプ
ログラムの作成を可能にし、並列測定によるスループッ
ト（単位時間内に処理できる数）を向上させるＩＣ試験
装置、及びＩＣ試験装置における並列測定方法を提供す
ることである。

【００２７】

【課題を解決するための手段】請求項１記載の発明は、
被測定デバイスを試験するための試験信号を生成して被
測定デバイスに対して出力する試験信号生成手段と、こ
の試験信号生成手段から入力された前記試験信号によっ
て所定の動作を行う前記被測定デバイスが出力する測定
信号を、解析手段が解析可能な測定データに変換する変
換手段と、この変換手段から入力される測定データを格
納するための格納領域を有する記憶手段と、前記記憶手
段に格納された測定データを解析して前記被測定デバイ
スの試験の合否を決定する解析手段と、を備え、複数の
前記被測定デバイスを同時に試験するために、前記試験
信号生成手段、及び前記変換手段を各被測定デバイス毎
にそれぞれ複数備えたＩＣ試験装置において、前記記憶
手段は、前記格納領域を前記各被測定デバイス毎に複数
有しており、前記変換手段から入力される複数の前記測
定データを並列的に同時に格納し、前記解析手段は、前
記記憶手段に格納された複数の前記測定データを並列的
に同時に解析して試験の合否を決定することを特徴とし
ている。

【００２８】請求項１記載の発明のＩＣ試験装置によれ
ば、被測定デバイスを試験するための試験信号を生成し
て被測定デバイスに対して出力する試験信号生成手段
と、この試験信号生成手段から入力された前記試験信号
によって所定の動作を行う前記被測定デバイスが出力す
る測定信号を、解析手段が解析可能な測定データに変換
する変換手段と、この変換手段から入力される測定デー
タを格納するための格納領域を有する記憶手段と、前記
記憶手段に格納された測定データを解析して前記被測定
デバイスの試験の合否を決定する解析手段と、を備え、
複数の前記被測定デバイスを同時に試験するために、前
記試験信号生成手段、及び前記変換手段を各被測定デバ
イス毎にそれぞれ複数備えたＩＣ試験装置において、前
記記憶手段は、前記格納領域を前記各被測定デバイス毎
に複数有しており、前記変換手段から入力される複数の
前記測定データを並列的に同時に格納し、前記解析手段
は、前記記憶手段に格納された複数の前記測定データを
並列的に同時に解析して試験の合否を決定する。

【００２９】請求項２記載の発明は、複数の被測定デバ
イスを同時に試験するために、前記複数の被測定デバイ
スを試験するための試験信号を生成して複数の各被測定
デバイスに対して出力し、この試験信号によって所定の
動作を行う前記複数の各被測定デバイスが出力する複数
の各測定信号を、解析可能な測定データにそれぞれ変換
し、この変換された複数の各測定データを記憶手段の格
納領域に格納し、該記憶手段に格納された複数の各測定
データを解析して前記複数の各被測定デバイスの試験の
合否を決定するＩＣ試験装置における並列測定方法にお
いて、前記複数の各測定データを並列的に同時に前記記
憶手段に格納し、前記記憶手段に格納された複数の前記
各測定データを、並列的に同時に解析して試験の合否を
決定することを特徴としている。

【００３０】請求項２記載の発明のＩＣ試験装置におけ
る並列測定方法によれば、複数の被測定デバイスを同時
に試験するために、前記複数の被測定デバイスを試験す
るための試験信号を生成して複数の各被測定デバイスに
対して出力し、この試験信号によって所定の動作を行う
前記複数の各被測定デバイスが出力する複数の各測定信
号を、解析可能な測定データにそれぞれ変換し、この変
換された複数の各測定データを記憶手段の格納領域に格
納し、該記憶手段に格納された複数の各測定データを解
析して前記複数の各被測定デバイスの試験の合否を決定
するＩＣ試験装置における並列測定方法において、前記
複数の各測定データを並列的に同時に前記記憶手段に格
納し、前記記憶手段に格納された複数の前記各測定デー
タを、並列的に同時に解析して試験の合否を決定する。

【００３１】したがって、ユーザが、ＩＣ試験を行うた
めのデバイスプログラムを作成するときに、並列測定を
意識したコード記述を行う必要が無く、記憶手段の格納
領域を同時測定可能な最大被測定デバイス数分確保して
デバイスプログラムを作成すれば、実際の測定を何個の
並列で行っても、使用するデバイスプログラム実行ファ
イルは同一のものが使用でき、シングル測定と同様のデ
バイスプログラムにより、並列測定によるスループット
を向上させることができる。

【００３２】また、ユーザが、ＩＣ試験を行うためのデ
バイスプログラムを作成するときに、並列測定を意識し
て、プログラム実行時間を短縮するようにコード記述を
工夫する必要が無く、プログラム作成者の能力によって
プログラム実行時間に違いが生じる可能性を少なくする
ことができる。

【００３３】

【発明の実施の形態】以下、図１〜図３を参照して本発
明に係るＩＣ試験装置１０の実施の形態を詳細に説明す
る。

【００３４】まず、図１を参照して、複数のＤＵＴの並
列的な同時試験が可能なＩＣ試験装置１０の構成を説明
する。図１において、ＩＣ試験装置１０は、それぞれ複
数の信号発生器４１、測定器４２、合否判定回路４３
と、制御回路４４、４５からなるハードウェア部４０、
及び制御用コンピュータ５０によって構成され、ハード
ウェア部４０と接続される被測定ＩＣ部６０の複数のＤ
ＵＴを試験する。

【００３５】図１では、ＤＵＴ６１、６２の２つのＤＵ
Ｔを測定する場合について示し、以後の説明においても
ＤＵＴ６１、６２を測定する場合について説明するが、
説明の便宜上、ＤＵＴ６１を第１のＤＵＴとしてＤＵＴ
（１）と表し、ＤＵＴ６２を第２のＤＵＴとしてＤＵＴ
（２）と表すことがある。また、図示しない第ｎのＤＵ
ＴをＤＵＴ（ｎ）とすれば、本実施の形態のＩＣ試験装
置１０は、ｎ個のＤＵＴ（１）〜ＤＵＴ（ｎ）を同時に
測定することもできる。

【００３６】図１において、制御用コンピュータ５０
は、図示しないＣＰＵ（Central Processing Unit ）、
ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access
Memory）、ＣＲＴ（Cathode Ray Tube）等の表示装置、
入力装置等によって構成されており、機能的な構成とし
ては、主制御部５１、及びモード制御部５２の２つに大
きく分けられる。

【００３７】主制御部５１は、ＲＯＭに格納されたデバ
イスプログラムを読み出してＲＡＭに展開し、該読み出
したデバイスプログラムに従って、被測定ＩＣ部６０に
与える信号を設定する命令、該設定された信号を被測定
ＩＣ部６０に対して出力する命令等の各種命令をＣＰＵ
によって実行して、制御回路４４を制御する。また、主
制御部５１は、制御回路４５から入力される測定データ
をＲＡＭに格納し、該測定データを前記デバイスプログ
ラムに従ってＣＰＵによって解析し、試験の合否等の解
析結果を表示装置に表示する。

【００３８】この主制御部５１は、概念的に示すと図２
に示すような構成となる。すなわち、図２においてシス
テム部３は、プログラム実行部１、プログラム変数領域
２、及びプログラム解析処理部４によって概念的に構成
されている。

【００３９】プログラム実行部１は、ＲＡＭに展開され
たデバイスプログラム、及び該デバイスプログラムを実
行するＣＰＵからなる部分であり、複数のＤＵＴを測定
する際にも各ＤＵＴに対して共通に実行される、「共
通」のプログラムを実行する部分である。

【００４０】プログラム変数領域２は、ＲＡＭ内に設け
られた格納領域であり、プログラム実行部１の前記「共
通」のプログラムが、各ＤＵＴに対して共通に実行され
るのに対して、該プログラム変数領域２は、ＤＵＴ
（１）に対する格納領域「ＤＵＴ（１）」、ＤＵＴ
（２）に対する格納領域「ＤＵＴ（２）」等の各ＤＵＴ
毎の格納領域を有している。ｎ個のＤＵＴを測定する際
には、ｎ個の格納領域が用意される。また、並列測定モ
ード設定等の、前記デバイスプログラムに対して共通の
変数に関する格納領域として、「共通」の格納領域も用
意されている。

【００４１】プログラム解析処理部４は、ＣＰＵ等によ
って解析処理を行う部分であり、前記「共通」のプログ
ラムに従って、プログラム変数領域２内の各ＤＵＴに対
する格納領域「ＤＵＴ（１）」、「ＤＵＴ（２）」に格
納されたデータを解析処理する部分である。

【００４２】上記のように、システム部３は、各ＤＵＴ
に対応する複数の格納領域に対して、並列的に同時に
「共通」のプログラムを実行して解析処理を行うことが
できる構成となっている。

【００４３】モード制御部５２は、入力装置によって入
力される指示に従って、並列測定モードに設定する信号
等のモード信号を主制御部５１、及び制御回路４４、４
５に対して出力して、各種モード制御を行う。

【００４４】制御回路４４は、モード制御部５２から入
力されるモード信号によってモード制御され、並列測定
モードに設定されている場合には、主制御部５１から入
力される、被測定ＩＣ部６０に与える信号を設定する命
令、該設定された信号を被測定ＩＣ部６０に対して出力
する命令等の各種命令に従って、複数の信号発生器４１
のそれぞれを制御する。

【００４５】信号発生器４１は、図１においては、ＤＵ
Ｔ６１、６２に対応して２つ備えられているが、ｎ個の
ＤＵＴに対応する場合には、ＤＵＴ（１）〜ＤＵＴ
（ｎ）に対応するためにｎ個備えられる。そして、各信
号発生器４１は、各種波形発生のタイミングを指定する
タイミングエッジを生成し、更に該生成されたタイミン
グエッジと波形データを合成して、各ＤＵＴを試験する
ために必要なドライバ波形を成形し、該ドライバ波形を
各ＤＵＴに対して出力する。

【００４６】ＤＵＴ６１は、ＩＣ、ＬＳＩ等の被測定用
デバイスであり、各入出力ピンが、該ＤＵＴ６１に対応
する信号発生器４１と接続され、信号発生器４１から入
力されるドライバ波形によって動作チェックがなされ
る。そして、入力された波形は、ＤＵＴ６１内部の集積
回路を介して、測定器４２に対して出力される。ＤＵＴ
６２についても同様である。

【００４７】被測定ＩＣ部６０は、図１においては、Ｄ
ＵＴ６１、６２の２つを備え、該２つのＤＵＴを試験す
る場合を示しているが、任意の数のＤＵＴに対応するこ
ともでき、その場合には、ＤＵＴ（１）〜ＤＵＴ（ｎ）
のｎ個のＤＵＴを備える。

【００４８】測定器４２は、信号発生器４１と同様に、
図１においては、ＤＵＴ６１、６２に対応して２つ備え
られているが、ｎ個のＤＵＴに対応する場合には、ＤＵ
Ｔ（１）〜ＤＵＴ（ｎ）に対応するためにｎ個備えられ
る。そして、各測定器４２は、各ＤＵＴから入力される
波形の取り込みを行ない、該取り込んだ波形をＡ／Ｄ
（Analog to Digital ）変換する等の所定の処理を行
い、デジタル信号の測定データとして各合否判定回路４
３に対して出力する。

【００４９】合否判定回路４３は、信号発生器４１と同
様に、図１においては、ＤＵＴ６１、６２に対応して２
つ備えられているが、ｎ個のＤＵＴに対応する場合に
は、ＤＵＴ（１）〜ＤＵＴ（ｎ）に対応するためにｎ個
備えられる。そして、各合否判定回路４３は、各測定器
４２から入力される測定データを解析して合否判定を行
い、合否判定データとして制御回路４５に対して出力す
る。また、試験項目によっては、前記測定データを主制
御部５１によって解析した上で合否判定を行う場合もあ
るため、各合否判定回路４３は、各測定器４２から入力
される前記測定データも同時に制御回路４５に対して出
力する。

【００５０】制御回路４４は、モード制御部５２から入
力されるモード信号によってモード制御され、並列測定
モードに設定されている場合には、各合否判定回路４３
から入力される、各ＤＵＴに対応する合否判定データ、
及び測定データをそれぞれ主制御部５１に対して出力す
る。そして、該測定データは、主制御部５１のＲＡＭ内
の前記プログラム変数領域２の、各ＤＵＴに対応する格
納領域に格納される。

【００５１】次に本実施の形態のＩＣ試験装置１０の動
作を説明する。図３に示すフローチャートを参照して、
本実施の形態のＩＣ試験装置１０による、ＤＵＴ（１）
〜（ｎ）の並列測定時のオペレータの操作手順とデバイ
スプログラムの実行手順について説明する。

【００５２】まず、オペレータは、制御用コンピュータ
５０が備える入力装置によって指示入力を行い、以降の
ＩＣ試験を並列測定で行うことを設定する（ステップＳ
１）。並列測定モードが設定されると、モード制御部５
２は、並列測定モードを示すモード信号を主制御部５
１、及び制御回路４４に対して出力する。主制御部５１
は、モード制御部５２から入力される並列測定モードを
示すモード信号に従って、図２に示すプログラム実行部
１によって、並列測定を行うためのデバイスプログラム
を実行する（ステップＳ２）。

【００５３】また、制御回路４４は、モード制御部５２
から入力される並列測定モードを示すモード信号に従っ
て、並列測定を行うための回路設定を行い、主制御部５
１から入力される、被測定ＩＣ部６０に与える信号を設
定する命令に従って、複数の信号発生器４１のそれぞれ
を制御して試験条件を設定する（ステップＳ３）。この
試験条件は、図２のプログラム実行部１における「共
通」のプログラムに、１個のＤＵＴについて記述されて
いるものが、制御回路４４によってそれぞれの信号発生
器４１に対して出力されることにより、複数のＤＵＴに
対して設定される。

【００５４】各信号発生器４１は、前記試験条件に従っ
て、各種波形発生のタイミングを指定するタイミングエ
ッジを生成し、更に該生成されたタイミングエッジと波
形データを合成して、各ＤＵＴを試験するために必要な
ドライバ波形を成形し、該ドライバ波形をＤＵＴ（１）
〜（ｎ）に対して出力して、各ＤＵＴに対する測定を実
行する（ステップＳ４）。

【００５５】次いで、各測定器４２は、各ＤＵＴから入
力される波形の取り込みを行ない、該取り込んだ波形を
Ａ／Ｄ変換する等の所定の処理を行い、デジタル信号の
測定データとして各合否判定回路４３に対して出力し、
各合否判定回路４３は、該測定データを解析して合否判
定を行い、合否判定データとして制御回路４５に対して
出力する。また、試験項目によっては、前記測定データ
を主制御部５１によって解析した上で合否判定を行う場
合もあるため、各合否判定回路４３は、各測定器４２か
ら入力される前記測定データも同時に制御回路４５に対
して出力する。ここでは、この測定データを主制御部５
１によって解析する場合について記述する。

【００５６】制御回路４５は、モード制御部５２から入
力されるモード信号によって、並列測定モードに設定さ
れており、各合否判定回路４３から入力される、各ＤＵ
Ｔに対応する測定データをそれぞれ主制御部５１に対し
て出力する。

【００５７】そして、主制御部５１は、各ＤＵＴに対応
する測定データを、プログラム変数領域２の各ＤＵＴに
対応する格納領域（図２の「ＤＵＴ（１）」、「ＤＵＴ
（２）」等）に取り込む（ステップＳ５）。

【００５８】プログラム実行部１の前記「共通」のプロ
グラムは、前記取り込んだＤＵＴ（１）〜（ｎ）に対応
する測定データを、図２に示すプログラム解析処理部４
によって、並列的に同時に解析して演算し（ステップＳ
６）、更に該演算結果を判定して、ＤＵＴ（１）〜
（ｎ）の試験合否を決定する（ステップＳ７）。

【００５９】全てのＤＵＴに対しての合否判定処理が終
了すると、オペレータは、制御用コンピュータ５０が備
える入力装置によって、ＩＣ試験を終了するか否かに関
する指示入力を行い（ステップＳ８）、終了しない場合
には、ステップＳ２に戻って前述した処理を繰り返し、
また、終了する場合には、主制御部５１内のデバイスプ
ログラム、及びハードウェア部４０を初期状態（通常は
シングル測定モード）に戻して（ステップＳ９）、一連
のＩＣ試験を終了する。

【００６０】以上説明した図３のフローチャートを、従
来の図５のシステム部１３を適用した場合について説明
した図６のフローチャートと比較すれば、各ＤＵＴ毎に
合否判定処理を行うためのループを必要とせず、複数の
ＤＵＴに対して並列的に同時に合否判定処理を行うこと
ができる構成であるため、ＩＣ試験に要する時間が短縮
されることは明らかである。

【００６１】以上説明したように、本実施の形態のＩＣ
試験装置１０においては、プログラム実行部１は、ＲＡ
Ｍに展開されたデバイスプログラム、及び該デバイスプ
ログラムを実行するＣＰＵからなる部分であり、複数の
ＤＵＴを測定する際にも各ＤＵＴに対して共通に実行さ
れる「共通」のプログラムを実行し、プログラム変数領
域２は、ＲＡＭ内に設けられた格納領域であり、プログ
ラム実行部１の前記「共通」のプログラムが、各ＤＵＴ
に対して共通に実行されるのに対して、該プログラム変
数領域２は、ＤＵＴ（１）〜（ｎ）の各ＤＵＴ毎の複数
の格納領域を有し、プログラム解析処理部４は、ＣＰＵ
等によって解析処理を行う部分であり、前記「共通」の
プログラムに従って、プログラム変数領域２内の各ＤＵ
Ｔに対する格納領域に格納されたデータを解析処理し、
以上の構成により、システム部３が、各ＤＵＴに対応す
る複数の格納領域に対して、並列的に同時に「共通」の
プログラムを実行して解析処理を行うことができるよう
にした。

【００６２】したがって、ユーザがＩＣ試験用のデバイ
スプログラムを作成するときに、並列測定を意識したコ
ード記述を行う必要が無く、変数領域を同時測定可能な
最大ＤＵＴ数分確保してデバイスプログラムを作成すれ
ば、実際の測定を何個の並列で行っても、使用するデバ
イスプログラム実行ファイルは同一のものが使用でき、
シングル測定と同様のデバイスプログラムにより、並列
測定によるスループットを向上させることができる。

【００６３】また、ユーザがＩＣ試験用のデバイスプロ
グラムを作成するときに、並列測定を意識して、プログ
ラム実行時間を短縮するようにコード記述を工夫する必
要が無く、プログラム作成者の能力によってプログラム
実行時間に違いが生じる可能性を少なくすることができ
る。

【００６４】

【発明の効果】請求項１または２記載の発明によれば、
ユーザが、ＩＣ試験を行うためのデバイスプログラムを
作成するときに、並列測定を意識したコード記述を行う
必要が無く、記憶手段の格納領域を同時測定可能な最大
被測定デバイス数分確保してデバイスプログラムを作成
すれば、実際の測定を何個の並列で行っても、使用する
デバイスプログラム実行ファイルは同一のものが使用で
き、シングル測定と同様のデバイスプログラムにより、
並列測定によるスループットを向上させることができ
る。

【００６５】また、ユーザが、ＩＣ試験を行うためのデ
バイスプログラムを作成するときに、並列測定を意識し
て、プログラム実行時間を短縮するようにコード記述を
工夫する必要が無く、プログラム作成者の能力によって
プログラム実行時間に違いが生じる可能性を少なくする
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の、複数のＤＵＴの並列
測定が可能なＩＣ試験装置１０の回路構成を示すブロッ
ク図。

【図２】図１に示す主制御部５１の構成を概念的に示す
図。

【図３】図１に示すＩＣ試験装置１０による、並列測定
時のオペレータの操作手順とデバイスプログラムの実行
手順について説明するフローチャート。

【図４】従来の、複数のＤＵＴの並列的な同時試験が可
能なＩＣ試験装置２０の回路構成を示すブロック図。

【図５】図４に示す主制御部７１の構成を概念的に示す
図。

【図６】図４に示すＩＣ試験装置２０による、並列測定
時のオペレータの操作手順とデバイスプログラムの実行
手順について説明するフローチャート。

【符号の説明】

１０ ＩＣ試験装置 ４０ ハードウェア部 ４１ 信号発生器 ４２ 測定器 ４３ 合否判定回路 ４４ 制御回路 ４５ 制御回路 ５０ 制御用コンピュータ ５１ 主制御部 ５２ モード制御部 １ プログラム実行部 ２ プログラム変数領域 ３ システム部 ４ プログラム解析処理部 ６０ 被測定ＩＣ部 ６１ ＤＵＴ ６２ ＤＵＴ ２０ ＩＣ試験装置 ７０ 制御用コンピュータ ７１ 主制御部 ７２ モード制御部 １１ プログラム実行部 １２ プログラム変数領域 １３ システム部 １４ プログラム解析処理部

Claims (2)

【特許請求の範囲】
1. 【請求項１】被測定デバイスを試験するための試験信号
   を生成して被測定デバイスに対して出力する試験信号生
   成手段と、 この試験信号生成手段から入力された前記試験信号によ
   って所定の動作を行う前記被測定デバイスが出力する測
   定信号を、解析手段が解析可能な測定データに変換する
   変換手段と、 この変換手段から入力される測定データを格納するため
   の格納領域を有する記憶手段と、 前記記憶手段に格納された測定データを解析して前記被
   測定デバイスの試験の合否を決定する解析手段と、 を備え、複数の前記被測定デバイスを同時に試験するた
   めに、前記試験信号生成手段、及び前記変換手段を各被
   測定デバイス毎にそれぞれ複数備えたＩＣ試験装置にお
   いて、 前記記憶手段は、前記格納領域を前記各被測定デバイス
   毎に複数有しており、前記変換手段から入力される複数
   の前記測定データを並列的に同時に格納し、 前記解析手段は、前記記憶手段に格納された複数の前記
   測定データを並列的に同時に解析して試験の合否を決定
   することを特徴とするＩＣ試験装置。
2. 【請求項２】複数の被測定デバイスを同時に試験するた
   めに、前記複数の被測定デバイスを試験するための試験
   信号を生成して複数の各被測定デバイスに対して出力
   し、この試験信号によって所定の動作を行う前記複数の
   各被測定デバイスが出力する複数の各測定信号を、解析
   可能な測定データにそれぞれ変換し、この変換された複
   数の各測定データを記憶手段の格納領域に格納し、該記
   憶手段に格納された複数の各測定データを解析して前記
   複数の各被測定デバイスの試験の合否を決定するＩＣ試
   験装置における並列測定方法において、 前記複数の各測定データを並列的に同時に前記記憶手段
   に格納し、前記記憶手段に格納された複数の前記各測定
   データを、並列的に同時に解析して試験の合否を決定す
   ることを特徴とするＩＣ試験装置における並列測定方
   法。