JPS58128091A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS58128091A JPS58128091A JP57008820A JP882082A JPS58128091A JP S58128091 A JPS58128091 A JP S58128091A JP 57008820 A JP57008820 A JP 57008820A JP 882082 A JP882082 A JP 882082A JP S58128091 A JPS58128091 A JP S58128091A
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- JP
- Japan
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- terminal
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- transistor
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- mis
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
- G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、１本のビット線と１本のワード線をもち、ス
タティッ、クに情報を保持するメモリ回路に関するもの
である。
タティッ、クに情報を保持するメモリ回路に関するもの
である。
従来のスタティック形メモリ回路の回゛路例を第１図に
示す。この回路はきわめて一般的なものである。第２図
は、第１図に示したイ／パータの構成例である。第１図
に示すように、従来のスタテインク形メモリ回路では、
２本のビット線と１本のワード線が必要であった。半導
体集積回路においては、回路の配線本数が回路の占有面
積を決定する大きな要因であり、大容量のメモリ装置を
実現しようとする場合、メモリ回路の配線本数の低減化
が必要不可欠である。また、第１図に示すような従来の
スタティック形メモリ回路では、情報の書込み時、入力
端子への一方のインバータからの電荷の注入あるいは引
抜きがある。これは、情報の書込みに長い時間を要する
ことを意味する。
示す。この回路はきわめて一般的なものである。第２図
は、第１図に示したイ／パータの構成例である。第１図
に示すように、従来のスタテインク形メモリ回路では、
２本のビット線と１本のワード線が必要であった。半導
体集積回路においては、回路の配線本数が回路の占有面
積を決定する大きな要因であり、大容量のメモリ装置を
実現しようとする場合、メモリ回路の配線本数の低減化
が必要不可欠である。また、第１図に示すような従来の
スタティック形メモリ回路では、情報の書込み時、入力
端子への一方のインバータからの電荷の注入あるいは引
抜きがある。これは、情報の書込みに長い時間を要する
ことを意味する。
このように、従来のスタティック形メモリ回路では、２
本のビット線が必要なため、大容量化、ひいては低価格
化がはかれないとともに、情報の書込み時に、入力端子
への電荷の供給あるいは引抜きがあるため、情報の書込
みに長い時間を要するという欠点があった。
本のビット線が必要なため、大容量化、ひいては低価格
化がはかれないとともに、情報の書込み時に、入力端子
への電荷の供給あるいは引抜きがあるため、情報の書込
みに長い時間を要するという欠点があった。
本発明は、ｎチャンネル及びｐチャンネルＭＩＳトラン
ジスタと位相正転の増□幅回路を用いて構成したことを
特徴とし、その目的は配線本数が少なく、大容量化、低
価格化、高速化が可能な、情報をスタティックに保持で
きるメモリ回路を実現するにあるー。
ジスタと位相正転の増□幅回路を用いて構成したことを
特徴とし、その目的は配線本数が少なく、大容量化、低
価格化、高速化が可能な、情報をスタティックに保持で
きるメモリ回路を実現するにあるー。
第３図は、本発明の第１の実施例であり、１ビツトの情
報を記憶するメモリ回路である。第３図において１は、
入力端子２と出力端子３をもち、２つのＣＭＯＳ イン
バータで構成された位相正転の増幅回路である。４，５
はそれぞれ電源端子である。６は情報を入力するための
第１の端子であり、７は情報を取込むか否かを制御する
第２の端子である。８はｐチャンネルの第１のＭＯＳ
）ランジスタであり、９はｎチャンネルの第２のＭＯＳ
）ラノジスタである。１０は容量素子であるが、これ
は個別の容量素子を接続してもよく、あるいは、増幅回
路１の入力容量を含む浮遊容量を利用してもよい。以下
の説明では個別の容量素子が接続されているとして説明
を加えるが、これは浮遊容量を利用した場合も同様に説
明できる。また本実施例では、第１のＭＯＳ トランジ
スタをｐチャンネル、第２のＭＯＳ）ランジスタをｎチ
ャンネルとしているがこれは逆の場合も同様に説明でき
る。以下図を用いて動作を説明するが、以下の説明は正
論理を用いて行なう。
報を記憶するメモリ回路である。第３図において１は、
入力端子２と出力端子３をもち、２つのＣＭＯＳ イン
バータで構成された位相正転の増幅回路である。４，５
はそれぞれ電源端子である。６は情報を入力するための
第１の端子であり、７は情報を取込むか否かを制御する
第２の端子である。８はｐチャンネルの第１のＭＯＳ
）ランジスタであり、９はｎチャンネルの第２のＭＯＳ
）ラノジスタである。１０は容量素子であるが、これ
は個別の容量素子を接続してもよく、あるいは、増幅回
路１の入力容量を含む浮遊容量を利用してもよい。以下
の説明では個別の容量素子が接続されているとして説明
を加えるが、これは浮遊容量を利用した場合も同様に説
明できる。また本実施例では、第１のＭＯＳ トランジ
スタをｐチャンネル、第２のＭＯＳ）ランジスタをｎチ
ャンネルとしているがこれは逆の場合も同様に説明でき
る。以下図を用いて動作を説明するが、以下の説明は正
論理を用いて行なう。
（リ 情報の書込み
第２端子７にｌｌθ″を与え、第１のＭＯＳトランジス
タ８をオンし、第２のＭＯＳ ）ランジスタ９をオフす
る。これによシ、第１の端子６から第１のＭＯＳ ）ラ
ンジスタ８を介して容量素子１ｏに電気的情報が電荷の
量として書込まれる。このとき第２のＭＯＳトランジス
タはオフしておシ、増幅回路１による電荷の注入や引抜
きはない。
タ８をオンし、第２のＭＯＳ ）ランジスタ９をオフす
る。これによシ、第１の端子６から第１のＭＯＳ ）ラ
ンジスタ８を介して容量素子１ｏに電気的情報が電荷の
量として書込まれる。このとき第２のＭＯＳトランジス
タはオフしておシ、増幅回路１による電荷の注入や引抜
きはない。
また情報が書込まれて一定時間が経過すると、増幅回路
１の出力端子３には書込まれた情報と同じ情報があられ
れている。
１の出力端子３には書込まれた情報と同じ情報があられ
れている。
（２）情報の保持
情報を書込んだのち、第２の端子７に１１１″を与え、
書込まれた情報をスタティックに保持する。すなわち第
２の端子７に１１７１′を加えると第１のＭＯＳ ）ラ
ンジスタがオフし、第２のＭＯＳ トランジスタはオン
する。これによって、第２のＭＯＳ ）ランジスタを介
しえ正、Ωフィードバックループが完成し、情報は保持
される。
書込まれた情報をスタティックに保持する。すなわち第
２の端子７に１１７１′を加えると第１のＭＯＳ ）ラ
ンジスタがオフし、第２のＭＯＳ トランジスタはオン
する。これによって、第２のＭＯＳ ）ランジスタを介
しえ正、Ωフィードバックループが完成し、情報は保持
される。
（３）情報の読出し
第２の端子Ｋ”Ｏ”を与え、第１ （０ＭＯ８） ラ７
ジスタをオン、第２のＭＯＳ ）う／ジスタをオフする
。これにより容量素子１０に蓄積されていた電気的情報
を第１のＭＯＳ トランジスタを介して読出す。この読
出し動作は、１トランジスタ形のダイナミックＭＯ８Ｒ
ＡＭの読出し動作とまったく同じ手法で行なうことがで
きる。
ジスタをオン、第２のＭＯＳ ）う／ジスタをオフする
。これにより容量素子１０に蓄積されていた電気的情報
を第１のＭＯＳ トランジスタを介して読出す。この読
出し動作は、１トランジスタ形のダイナミックＭＯ８Ｒ
ＡＭの読出し動作とまったく同じ手法で行なうことがで
きる。
第４図は、本発明に用いることができる位相正転の増幅
回路の他の回路例である。これはＣＭＯＳインバータに
ルーＭＯ８のプッシュプルインバータを接続したもので
あり、スタティックパワは零であり、また、回路の占有
面積も小さいという利点をもっている。
回路の他の回路例である。これはＣＭＯＳインバータに
ルーＭＯ８のプッシュプルインバータを接続したもので
あり、スタティックパワは零であり、また、回路の占有
面積も小さいという利点をもっている。
第５図は、本発明のメモリ回路の複数個をマトリクス配
列した実施例を示すものであって、２ワード×２ビツト
構成のメモリ回路の例である。−第５図において、１３
〜１６は第３図に示し九メモリ回路であり、１７．１８
は、それぞれビット線であリ、１９．２０は、それぞれ
ワード線である。端子は、第３図の６，７が、たとえば
第５図のメモリ回路１３の６，７に対応する。本実施例
では２ワード×２ビツト構成の例を示したが、これは任
意のワードｘビット構成が可能である。本実施例の動作
は実施例第３図の場合から容易に類推可能であり、説明
は省略する。
列した実施例を示すものであって、２ワード×２ビツト
構成のメモリ回路の例である。−第５図において、１３
〜１６は第３図に示し九メモリ回路であり、１７．１８
は、それぞれビット線であリ、１９．２０は、それぞれ
ワード線である。端子は、第３図の６，７が、たとえば
第５図のメモリ回路１３の６，７に対応する。本実施例
では２ワード×２ビツト構成の例を示したが、これは任
意のワードｘビット構成が可能である。本実施例の動作
は実施例第３図の場合から容易に類推可能であり、説明
は省略する。
以上説明したように、ルチャンネル及びＰチャンネルＭ
ＩＳ ）ランジスタと位相正転の増幅回路を用いてメモ
リ回路が実現できたため、以下に示す利点が生ずる。
ＩＳ ）ランジスタと位相正転の増幅回路を用いてメモ
リ回路が実現できたため、以下に示す利点が生ずる。
（１） 必要なビット線は１本であり、配線本数が削
減できた。
減できた。
（２） 半導体集積回路においては、回路の配線本数
が、その回路の占有面積を決定する大きな要因であり、
本発明によシメモリ回路の大容量化、低価格化がはかれ
る。
が、その回路の占有面積を決定する大きな要因であり、
本発明によシメモリ回路の大容量化、低価格化がはかれ
る。
（３）情報の書込み時に、メモリ回路の入力端子へのメ
モリ回路内部からの電荷の注入あるいは電荷の引抜きが
ないため、書込み動作、とくに１つのビット線に接続さ
れた多数のメモリ回路に対して、同時に同じ情報を書込
む動作が、安定、高速に行なえる。
モリ回路内部からの電荷の注入あるいは電荷の引抜きが
ないため、書込み動作、とくに１つのビット線に接続さ
れた多数のメモリ回路に対して、同時に同じ情報を書込
む動作が、安定、高速に行なえる。
第１図は、従来のスタティック形メモリ回路の回路例で
ある。第２図は、第１図に示したインバータの構成例で
あり、（→はルーＶＤＭＯＳインバータ、（ｈ）は抵抗
負荷形ルーＭＯＳインバータ、（Ｃ）はＣＭＯＳインバ
ータである。第３図は、本発明の実施例であって、１ビ
ツトの情報を記憶するメモリ回路である。第４図は、本
発明に用いることができる位相正転の増幅回路の他の回
路例である。第５図は、本発明のメモリ回路をマトリク
ス配列した実施例であって、２ワード×２ビツト構成の
メモリ回路である。 １・・・・・・・・・位相正転の増幅回路、２，１１・
・・・・・・・・入力端子、３．１２ ・・・・・・・
・・出力端子、４，５・・・・・・・・・電源端子、
６・・・・・・・・・情報入力用の第１の端子、 ７・
・・・・・・・・情報を取込むか否かを制御する第２の
端子、 ８・・・・・・・・・Ｐチャンネルの第１のＭ
ＯＳ）ランジスタ、 ９ ・・・・・−・・ ルチャン
ネルの第２のＭＯＳ ）ランジスタ、１０・・・・・・
・・・容量素子、１３〜１６・・・・・・・・・メモリ
回路、１７．１８・・・・・・・・・ビット線、１９．
２０・・・・・・・・・ ワード線。 第１図 第２図
ある。第２図は、第１図に示したインバータの構成例で
あり、（→はルーＶＤＭＯＳインバータ、（ｈ）は抵抗
負荷形ルーＭＯＳインバータ、（Ｃ）はＣＭＯＳインバ
ータである。第３図は、本発明の実施例であって、１ビ
ツトの情報を記憶するメモリ回路である。第４図は、本
発明に用いることができる位相正転の増幅回路の他の回
路例である。第５図は、本発明のメモリ回路をマトリク
ス配列した実施例であって、２ワード×２ビツト構成の
メモリ回路である。 １・・・・・・・・・位相正転の増幅回路、２，１１・
・・・・・・・・入力端子、３．１２ ・・・・・・・
・・出力端子、４，５・・・・・・・・・電源端子、
６・・・・・・・・・情報入力用の第１の端子、 ７・
・・・・・・・・情報を取込むか否かを制御する第２の
端子、 ８・・・・・・・・・Ｐチャンネルの第１のＭ
ＯＳ）ランジスタ、 ９ ・・・・・−・・ ルチャン
ネルの第２のＭＯＳ ）ランジスタ、１０・・・・・・
・・・容量素子、１３〜１６・・・・・・・・・メモリ
回路、１７．１８・・・・・・・・・ビット線、１９．
２０・・・・・・・・・ ワード線。 第１図 第２図
Claims (2)
- （１） 情報を入力するための第１の端子と、該第１
の端子から情報を取込むか否かを制御する第２の端子を
もち、ディジタル情報を記憶することができるメモリ回
路を、２つのＭＩＳ ）ランジスタと１つの容量素子と
、入力端子と出力端子をもつ位相正転の増幅回路を用い
て構成し、 ■ 第１の端子ＫＷチャンネルあるいはｐチャンネルの
第１のＭＩＳ ）ランジスタのソースを接続し、 ■ 該第１のＭＩＳ ）ランジスタのドレインと、該第
１のＭＩＳ ）ランジスタの伝導チャンネルと異なる伝
導チャンネルをもつｐチャンネルあるいはルチャンネル
の第２のＭＩＳ ト７ンジスタのソースを接続し、 ■ 該第１のＭＩＳ ）ランジスタのドレインに、位相
正転の増幅回路の入力端子を接続し、■ 該位相正転の
増幅回路の出力端子と該第２のＮＩＢ ） 、Ｐンジス
タのトンインを接続し、■ 該第１のＭＩＳ ）ランジ
スタのドレインと電源間に容−量素子を設け、 ■ 該第１及び第２のＭＩＳ ） ５ンジスタのゲート
を共通に第２の端子に接続して構成したことを特徴とす
るメモリ回路。 - （２） 第１のＭＩＳ ）ランジスタのドレインと電
源間の容量素子として、該第１のＭＩＳ ）ランジスタ
のドレインに接続された浮遊容量を利用する構成とした
ことを特徴とする請求 載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008820A JPS58128091A (ja) | 1982-01-25 | 1982-01-25 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008820A JPS58128091A (ja) | 1982-01-25 | 1982-01-25 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58128091A true JPS58128091A (ja) | 1983-07-30 |
| JPS6215955B2 JPS6215955B2 (ja) | 1987-04-09 |
Family
ID=11703437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008820A Granted JPS58128091A (ja) | 1982-01-25 | 1982-01-25 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58128091A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229297A (ja) * | 1984-04-06 | 1985-11-14 | トムソン‐セーエスエフ テレフオンヌ | 読出し書込みメモリセル及びメモリ |
| JPS62226490A (ja) * | 1986-03-19 | 1987-10-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
| JP2009076200A (ja) * | 2008-12-05 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
| WO2009078220A1 (ja) * | 2007-12-19 | 2009-06-25 | National Institute Of Advanced Industrial Science And Technology | Ｓｒａｍセル回路およびその駆動方法 |
| CN107180649A (zh) * | 2016-03-11 | 2017-09-19 | 联华电子股份有限公司 | 半导体存储器元件及操作半导体存储器元件的方法 |
-
1982
- 1982-01-25 JP JP57008820A patent/JPS58128091A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229297A (ja) * | 1984-04-06 | 1985-11-14 | トムソン‐セーエスエフ テレフオンヌ | 読出し書込みメモリセル及びメモリ |
| JPS62226490A (ja) * | 1986-03-19 | 1987-10-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
| WO2009078220A1 (ja) * | 2007-12-19 | 2009-06-25 | National Institute Of Advanced Industrial Science And Technology | Ｓｒａｍセル回路およびその駆動方法 |
| JP2009076200A (ja) * | 2008-12-05 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
| CN107180649A (zh) * | 2016-03-11 | 2017-09-19 | 联华电子股份有限公司 | 半导体存储器元件及操作半导体存储器元件的方法 |
| CN107180649B (zh) * | 2016-03-11 | 2021-01-15 | 联华电子股份有限公司 | 半导体存储器元件及操作半导体存储器元件的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6215955B2 (ja) | 1987-04-09 |
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