JP2015130222A - メモリセルのセンス増幅器 - Google Patents
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Abstract
【解決手段】 メモリセルのセンス増幅器であって、センス電圧を生成するよう構成されるセンス電圧生成回路と、メモリセルのビット線電圧をセンス電圧と比較し、メモリセルの内容を示すデジタル出力信号を出力するよう構成されるセンシング回路とを備え、センスフェーズ中、センシング回路は、プリチャージフェーズ中にビット線キャパシタンスを充電する電圧電源から分断され、ビット線キャパシタンスに結合され、ビット線キャパシタンスによって印加される、センス増幅器。センス電圧生成回路はさらに、プリチャージフェーズ中には電圧電源に左右され、センスフェーズ中には電圧電源から独立するセンス電圧を生成するよう構成される。
【選択図】 図1A
Description
100B、200B タイミング図
110 メモリアレイ
120A、220 センス増幅器
122A、222 センシング回路
224 センス電圧生成回路
CBL ビット線キャパシタンス
CSAMPLE サンプルキャパシタンス
DO デジタル出力
IBIAS バイアス電流
ICELL セル電流
N1 nチャネル酸化金属半導体電界効果トランジスタ(NMOS)
P1 pチャネル酸化金属半導体電界効果トランジスタ(PMOS)
RSENSE センス抵抗
S1、S2、S3、S4 スイッチ
VBL ビット線電圧
VDD 電圧電源
VDDpre プリチャージ電位
VPGATE ゲート電圧
VSENSE センス電圧
VSS 電圧源
VTHP1 PMOS閾値電圧
Claims (17)
- メモリセルのセンス増幅器であって、
センス電圧を生成するよう構成されるセンス電圧生成回路と、
前記メモリセルのビット線電圧を前記センス電圧と比較し、前記メモリセルの内容を示すデジタル出力信号を出力するよう構成されるセンシング回路と、を備え、
センスフェーズ中、前記センシング回路は、プリチャージフェーズ中にビット線キャパシタンスを充電する電圧電源から分断され、前記ビット線キャパシタンスに結合され、前記ビット線キャパシタンスによって印加される、
センス増幅器。 - 請求項1に記載の前記センス増幅器に結合される前記メモリセルを備えるメモリアレイ。
- 請求項2に記載のメモリアレイにおいて、前記電圧電源と前記ビット線との間に結合されるスイッチをさらに備え、前記プリチャージフェーズ中に前記スイッチは閉じられ、前記センスフェーズ中に前記スイッチは開けられるメモリアレイ。
- 請求項1に記載のセンス増幅器において、前記センス電圧生成回路は、前記プリチャージフェーズ中には電圧電源に左右され、前記センスフェーズ中には前記電圧電源から独立する前記センス電圧を生成するようさらに構成される、センス増幅器。
- メモリセルのセンス増幅器であって、
プリチャージフェーズ中に前記メモリセルのビット線キャパシタンスを充電し、センスフェーズ中に前記電圧電源から独立する、電圧電源に左右されるセンス電圧を生成するよう構成されるセンス電圧生成回路と、
ビット線電圧を前記センス電圧と比較し、前記メモリセルの内容を示すデジタル出力信号を出力するよう構成されるセンシング回路と、を備える、
センス増幅器。 - 請求項5に記載のセンス増幅器において、前記センシング回路は、
前記メモリセルの前記ビット線と前記センシング回路の出力との間に結合される電圧検出器と、
前記センシング回路の出力と電圧源との間に結合される電流源と、を備えるセンス増幅器。 - 請求項6に記載のセンス増幅器において、前記電圧検出器はpチャネル酸化金属半導体電界効果トランジスタ(PMOS)であり、前記電流源はnチャネル酸化金属半導体電界効果トランジスタ(NMOS)である、センス増幅器。
- 請求項6に記載のセンス増幅器において、前記センスフェーズ中、
前記電圧検出器は、前記メモリセルの前記ビット線電圧が前記センス電圧よりも大きい場合、前記メモリセルの前記ビット線キャパシタンスを前記センシング回路の前記出力に対して放電するよう構成され、
前記電流源は、前記メモリセルの前記ビット線電圧が前記センス電圧よりも小さい場合、前記センシング回路の前記出力を前記電圧源に対して放電するよう構成される、センス増幅器。 - 請求項6に記載のセンス増幅器において、前記センス電圧生成回路は、
前記メモリセルの前記ビット線と前記PMOSのソースとの間に結合される第1のスイッチと、
前記電圧電源と前記PMOSのソースとの間に結合される第2のスイッチと、
前記PMOSのゲートと前記PMOSのドレインとの間に結合される第3のスイッチと、を備える、センス増幅器。 - 請求項9に記載のセンス増幅器において、前記プリチャージフェーズ中、前記センス電圧が前記電圧電源に左右されるように、前記第1のスイッチは開けられるよう構成され、前記第2および第3のスイッチは閉じられるよう構成される、センス増幅器。
- 請求項9に記載のセンス増幅器において、前記センスフェーズ中、前記センス電圧が前記電圧電源から独立するように、前記第1のスイッチは閉じられるよう構成され、前記第2および第3のスイッチは開けられるよう構成される、センス増幅器。
- 請求項9に記載のセンス増幅器において、前記センス電圧生成回路は、
前記電圧電源と前記第2のスイッチとの間に結合されるセンス抵抗と、
前記PMOSの前記ゲートと安定した電圧源との間に結合され、前記センスフェーズ中に電圧を前記PMOSの前記ゲートに印加するよう構成されるサンプルキャパシタと、をさらに備える、センス増幅器。 - 請求項5に記載の前記センス増幅器に結合される前記メモリセルを備えるメモリアレイ。
- 請求項13に記載のメモリアレイにおいて、前記電圧電源と前記ビット線との間に結合されるスイッチをさらに備え、前記プリチャージフェーズ中に前記スイッチは閉じられ、前記センスフェーズ中に前記スイッチは開けられる、メモリアレイ。
- メモリセルを読み出すセンス増幅器の方法であって、
プリチャージフェーズ中に、電圧電源によって前記メモリセルのビット線キャパシタンスを充電することと、
センスフェーズ中に、センシング回路を前記電圧電源から分断することと、
前記センシング回路によって、ビット線電圧をセンス電圧と比較することと、
前記センシング回路の出力において、前記メモリセルの内容を示すデジタル出力信号を出力することと、
前記センスフェーズ中に、前記ビット線に結合され、前記ビット線キャパシタンスによって供給される前記センシング回路を維持することと、を含む、
方法。 - 請求項15に記載の方法において、センス電圧生成回路によって、前記センス電圧を生成することをさらに含み、前記センス電圧は、前記プリチャージフェーズ中には前記電圧電源に左右され、前記センスフェーズ中には前記電圧電源から独立する、方法。
- 請求項16に記載の方法において、前記センスフェーズ中、
前記メモリセルの前記ビット線電圧が前記センス電圧よりも大きい場合、前記ビット線キャパシタンスから、前記電圧検出器によって、前記センシング回路の出力を充電することと、
前記メモリセルの前記ビット線電圧が前記センス電圧よりも小さい場合、前記電流源によって、前記センシング回路の前記出力を電圧源に対して放電することと、をさらに含む方法。
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