CN101465160A - 半导体存储装置 - Google Patents

Abstract

本发明提供一种半导体存储装置，其可以控制位线的电位，改善低电源电压下对于存储单元的数据写入特性，同时抑制各元件的可靠性的恶化，并且具有稳定的写入性能。该半导体存储装置由配置于字线与位线交点上的存储单元(100)、与位线相连接的预充电路(101)和写入电路构成，写入电路通过以下部分构成：由写控制信号来控制的列选择电路(102)；将所选择的位线的电位控制为第一电位(例如0V)的晶体管(QN7)；将该所选择的位线的电位控制为低于第一电位的第二电位(例如负电位)的电容元件(CAP)；以及当电源电压变高的情况下，对第二电位进行钳位的钳位电路(103A)。

Description

半导体存储装置

技术领域

本发明涉及静态型随机存取存储器等半导体存储装置，尤其涉及位线的电压控制技术。

背景技术

近些年来，半导体工艺的微细化得以推进，半导体元件的可靠性(对电应力或热应力等的耐性)减小。另外，伴随半导体存储装置的面积减小，尤其难以确保半导体存储装置中存储单元稳定的特性。

一般而言，静态型随机存取存储器等半导体存储装置中向存储单元进行的数据写入方法是如下执行的，将预充为高电平的位线对中某一方的位线的电位由高电平变为低电平。

例如在专利文献1中公开了如下的技术，通过使向存储单元进行数据写入时的位线的电位变为低于0V的负电位，从而改善低电源电压下向存储单元的写入特性。

专利文献1：日本特开2005-71491号公报

发明内容

但是在专利文献1中，由于构成为将位线的电位控制为低于0V的负电位，因而对于以往仅被施加了从0V到电源VDD的电位差的晶体管，将会施加VDD电平以上的电位差。因此，晶体管负担的电应力比以往要大，存在元件的可靠性恶化显著的问题点。

另外，在向存储单元进行数据写入工作时，在与作为负电位的位线相连并且不进行数据写入的存储单元上会产生如下问题。即，不进行数据写入的存储单元的字线的电位为低电平(0V)，然而一旦位线的电位降低到超过构成存储单元的存取晶体管的阈值电压的电位，则存取晶体管成为导通状态，会引起存储单元的保持数据的破坏(数据反转)。

因而本发明的目的在于，提供一种可改善低电源电压下的存储单元的数据写入特性，同时抑制各元件的可靠性恶化，并且具有稳定的写入性能的半导体存储装置。

鉴于上述情况，本发明的半导体存储装置具有：多条字线；多条位线；配置于字线与位线的交点上的多个存储单元；与位线相连接的预充电路；以及与位线相连接的写入电路，写入电路由以下部分构成：由写控制信号控制的列选择电路；将所选择的位线的电位控制为第一电位的第一控制电路；将所选择的位线的电位控制为低于第一电位的第二电位的第二控制电路；以及对第二电位进行钳位的钳位电路。

这种情况下，可以通过钳位电路将施加给构成存储单元、预充电路以及写入电路的各元件的施加电压控制为高于第二电位的第三电位。

进而，钳位电路还可以构成为与第二控制电路的输出相连，电源电压越高，则第二控制电路的输出低电平降低的比例越少。

另外，钳位电路可以构成为具有1个以上的二极管特性元件。

另外，钳位电路可以由连接于第二控制电路的输出与电源端子之间的晶体管构成，通过控制晶体管的栅极电压来控制第二控制电路的输出电位。

另外，该半导体存储装置可以构成为具有1个以上与构成钳位电路的元件并联的开关，通过该开关的组合来调整第二控制电路的输出电位。

另外，可以在对存储单元进行数据写入之外的情况下，停止钳位电路的功能。

进而，钳位电路可以构成为与第二控制电路的输入相连，电源电压越高，则第二控制电路的输入的高电平降低的比例越大。

另外，钳位电路可以由连接于第二控制电路的输入与电源端子之间的晶体管构成，通过控制晶体管的栅极电压来控制第二控制电路的输入电位。

另外，该半导体存储装置可以构成为具有1个以上与构成钳位电路的元件并联的开关，通过该开关的组合来调整第二控制电路的输入电位。

进而，本发明的半导体存储装置的特征在于，具有：多条字线；多条位线；配置于字线与位线的交点上的多个存储单元；与位线相连接的预充电路；以及与位线相连接的写入电路，写入电路由以下部分构成：由写控制信号控制的列选择电路；将所选择的位线的电位控制为第一电位的第一控制电路；以及将所选择的位线的电位控制为低于第一电位的第二电位的第二控制电路，在向存储单元进行数据写入时，在所选择的位线的电位达到第一电位之前，驱动第二控制电路。

这种情况下，可以当电源电压越高则位线的电位越处于高于第一电位的电位时，驱动第二控制电路。

进而，本发明的半导体存储装置的特征在于，具有：多条字线；多条位线；配置于字线与位线的交点上的多个存储单元；与位线相连接的预充电路；以及与位线相连接的写入电路，写入电路由以下部分构成：由写控制信号控制的列选择电路；将所选择的位线的电位控制为第一电位的第一控制电路；以及将所选择的位线的电位控制为低于第一电位的第二电位的第二控制电路，将施加给存储单元的电位、施加给列选择电路的电位和从预充电路输出的电位之中的至少1个控制为规定的电位。

这种情况下，可以在向存储单元进行数据写入时，施加给存储单元的字线的电位低于电源电压。

这种情况下，可以在向存储单元进行数据写入时，施加给存储单元的存储单元电源的电位低于电源电压。

这种情况下，可以在向存储单元进行数据写入时，施加给列选择电路的写控制信号的电位低于电源电压。

这种情况下，可以使向存储单元进行数据写入前来自预充电路的输出电位低于电源电压。

这种情况下，构成预充电路的晶体管中的与位线相连接的晶体管的极性可以按N沟道型构成。

本发明涉及的半导体存储装置可以在低功耗的情况下实现可改善低电源电压下的存储单元的数据写入特性，同时抑制各元件的可靠性恶化，并且具有稳定的写入性能的半导体存储装置。

附图说明

图1是表示第一实施方式的半导体存储装置的构成的电路图。

图2是表示第一实施方式的半导体存储装置中包含的钳位电路的具体构成的电路图的一个例子。

图3是表示第一实施方式的半导体存储装置中包含的钳位电路的具体构成的电路图的另一个例子。

图4是表示第一实施方式的半导体存储装置中包含的钳位电路的具体构成的电路图的又一个例子。

图5是表示第二实施方式的半导体存储装置的构成的电路图。

图6是表示第二实施方式的半导体存储装置中包含的钳位电路的具体构成的电路图的一个例子。

图7是表示第二实施方式的半导体存储装置中包含的钳位电路的具体构成的电路图的另一个例子。

图8是表示第二实施方式的半导体存储装置中包含的钳位电路的具体构成的电路图的又一个例子。

图9是表示现有的半导体存储装置的工作的时序图。

图10是表示第三实施方式的半导体存储装置的工作的时序图。

图11是表示第四实施方式的半导体存储装置的构成的电路图。

图12是表示第五实施方式的半导体存储装置的构成的电路图。

图13是表示第六实施方式的半导体存储装置的构成的电路图。

图14是表示第七实施方式的半导体存储装置的构成的电路图。

具体实施方式

下面根据附图来详细说明本发明的实施方式。并且在下面的各实施方式中，对于具有与其他实施方式相同功能的构成要素赋予相同符号省略其说明。

《本发明第一实施方式》

图1是本发明的第一实施方式的半导体存储装置的构成图。图1所示的半导体存储装置具有：分别具有驱动晶体管QN1、QN2、存取晶体管QN3、QN4、加载晶体管QP1、QP2的存储单元100；分别具有P型MOS晶体管QP3、QP4的预充电路101；分别具有N型MOS晶体管QN5、QN6的列选择电路102；分别具有P型MOS晶体管QP5、QP6的钳位电路103A；电容元件CAP；以及N型MOS晶体管QN7。

进而，WL1～2表示字线，BL1～2、/BL1～2表示位线，PCG表示预冲控制信号，WT1～2、/WT1～2表示写控制信号，CIN表示电容元件控制信号，COUT表示电容元件输出节电，VDD表示电源。

存储单元100通过加载晶体管QP1和驱动晶体管QN1或者通过加载晶体管QP2和驱动晶体管QN2来分别构成反相器，连接彼此的反相器的输入输出端子，构成触发电路。通过该触发电路来进行数据的存储保持。另外，存取晶体管QN3、QN4的栅极端子与字线WL1(WL2)相连，漏极端子分别与位线BL1、/BL1(BL2、/BL2)相连。另外，存取晶体管QN3、QN4的源极端子分别与上述反相器的输入输出端子相连。

如下实现向存储单元100进行的数据写入，在使所选择的位线WL1(WL2)由低电平变化为高电平的状态(激活状态)下，使预充至高电平的位线BL1、/BL1(BL2、/BL2)之中的一个位线的电位由高电平变化为低电平。

预充电路101构成为分别把P型MOS晶体管QP3、QP4连接在电源VDD与位线BL1、/BL1(BL2、/BL2)之间，把预充控制信号PCG连接在各自的栅极端子上。该预充电路101在位线WL1(WL2)处于非激活状态的时候，使预充控制信号PCG为低电平，导通P型MOS晶体管QP3、QP4，将位线BL1、/BL1(BL2、/BL2)预充为高电平。字线WL1(WL2)处于激活状态的时候，使预充控制信号PCG为高电平，使P型MOS晶体管QP3、QP4截止，成为不向位线BL1、/BL1(BL2、/BL2)产生影响的状态。

列选择电路102构成为分别把N型MOS晶体管QN5、QN6连接在位线BL1、/BL1(BL2、/BL2)与电容元件输出节点COUT之间，把写控制信号WT1、/WT1(WT2、/WT2)分别连接在各自的栅极端子上。该列选择电路102选择位线BL1、/BL1(BL2、/BL2)，对连接在所选择的位线上的存储单元100控制在高电平或低电平的哪一个下进行数据写入。

说明例如向位线BL1、/BL1上由字线WL1选择的存储单元100写入低电平的数据的情况。这种情况下，使预充控制信号PCG为高电平之后，仅使写控制信号WT1变为高电平(此时其它的写控制信号/WT1、WT2、/WT2为低电平)，然后使字线WL1为高电平，从而可以向存储单元100进行低电平的数据写入。

钳位电路103A构成为把二极管型连接了栅极端子的P型MOS晶体管QP5、QP6连接在电源VDD与电容元件输出节点COUT之间。电容元件CAP构成为连接在电容元件输出节点COUT与电容元件控制信号CIN之间。N型MOS晶体管QN7连接在电容元件输出节点COUT与接地电源之间，在栅极端子上连接有电容元件控制信号CIN。

下面说明如上构成的本实施方式的半导体存储装置的工作。

首先，说明字线WL1、WL2处于非激活状态的情况。这种情况下，所有的字线WL1、WL2都为低电平，由这些字线进行控制的所有存储单元100都处于非选择状态(即不进行写入也不进行读取的状态)。另外，预充控制信号PCG为低电平，通过该预充控制信号PCG进行控制的预充电路101处于激活状态，将所有位线BL1、/BL1、BL2、/BL2预充为高电平。另外，所有写控制信号WT1、/WT1、WT2、/WT2都为低电平，通过这些写控制信号进行控制的所有列选择电路102都处于非激活状态。另外，电容元件控制信号CIN为高电平，N型MOS晶体管QN7导通，将电容元件输出节点COUT放电为低电平。

连接在电容元件输出节点COUT上的钳位电路103A构成为把二极管型连接了栅极端子的P型MOS晶体管QP5、QP62级串联于电源VDD与电容元件输出节点COUT之间。例如P型MOS晶体管QP5、QP6的阈值电压为-0.6V，电容元件输出节点COUT的电位为0V的情况下，如果电源VDD低于1.2V，则钳位电路103A处于非激活状态，不会向电容元件输出节点COUT产生影响。如果电源VDD高于1.2V，则钳位电路103A激活，将电荷流入电容元件输出节点COUT，电源电压越高则流入的电荷量越增加。钳位电路103A具有二极管元件那样的特性。

下面说明字线WL1(或WL2)处于激活状态，向存储单元100写入数据的情况下的工作。预充控制信号PCG从低电平变化到高电平，通过该预充控制信号PCG控制的所有预充电路101成为非激活状态。例如选择字线WL1，字线WL1成为高电平。另外例如选择写控制信号WT1，写控制信号WT1成为高电平，与位线BL1连接的列选择电路102的N型MOS晶体管QN5导通，位线BL1与电容元件输出节点COUT通过N型MOS晶体管QN5连接起来。

此时，电容元件控制信号CIN为高电平，N型MOS晶体管QN7导通，因而通过该N型MOS晶体管QN7去除位线BL1的电荷，经过了规定时间(相当于图9的时间T1)之后，位线BL1的电位为低电平(0V)。

当位线BL1的电位成为0V之后，电容元件控制信号CIN从高电平变化为低电平。电容元件控制信号CIN处于低电平，因而N型MOS晶体管QN7截止。与此同时，如果电容元件CAP的电容为Cc，则电容元件控制信号CIN从高电平(VDD)向低电平(0V)转变，就会从存在于位线BL1、电容元件输出节点COUT、所选择的存储单元100的存储节点(这种情况下为存储晶体管QN3的源极端子的节点)中的所有电容(为电容C1)的电荷中去除相当于Cc×VDD的电荷。

也就是说，通过电容Cc与电容C1的电荷分配，位线BL1等的电位由0V变为-(Cc×VDD)/(Cc+C1)的负电位。

所选择的位线的电位成为低于0V的负电位，因而所选择的存储单元100中的存取晶体管的电导变大。也就是说，相比所选择的位线的电位只能降低到0V的半导体存储装置，可以通过更低的电源电压向存储单元100进行数据的写入。如上所述，所选择的位线BL1的电位成为低电平，从而向存储单元100进行数据的写入。

说明此时与电容元件输出节点COUT连接的钳位电路103A的工作。

不存在钳位电路103A的情况下，伴随着电源VDD的上升，通过电容元件CAP的工作而生成的负电位的绝对值也变大。如果设负电位为VBB，则负电位VBB的电源电压依赖性为VBB＝-0.2×VDD，例如当电源电压为1.0V时，具有负电位VBB＝-0.2V的特性。

在向存储单元100进行数据写入时，当选择位线(此时为BL1)、电容元件输出节点COUT、所选择的存储单元100的存储节点(此时为存取晶体管QN3的源极端子)为负电位的情况下，各自节点连接的各元件上的电应力，比位线电位仅能降低至0V的半导体存储装置的要大，这一点是显而易见的。

另外，在与成为负电位的选择位线相连、并且不进行数据写入的非选择性的存储单元(例如与位线BL1和字线WL2相连接的存储单元100)中会产生如下问题。即，虽然不进行数据的写入的非选择性的存储单元100的字线WL2的电位为低电平(0V)，然而电源电压越高，选择位线BL1的负电位的绝对值也越大，因此选择位线BL1的负电位一旦降低到超过构成存储单元100的存取晶体管QN3的阈值电压的电位，则存取晶体管QN3会成为导通状态，会引起存储单元的保持数据的破坏(数据的反转)。

于是，可以在向存储单元100进行数据写入时，仅在电源电压较低的情况下，使选择位线的电位为负电位，增大选择存储单元100的存取晶体管的电导，来易于写入数据。当电源电压较高的情况下，即使不使选择位线的电位处于负电位，也能对存储单元100进行数据写入。如果各节点为负电位，则尤其在电源电压较高的情况下，成为负电位的节点上连接的各元件上的电应力会变得过大，因而会招致元件的可靠性恶化、与选择位线连接的非选择存储单元的保持数据的破坏。

图9是表示图1的结构中不存在钳位电路103A的情况(现有的半导体存储装置)的工作的时序图。

下面说明存在钳位电路103A的情况。P型MOS晶体管QP5、QP6的阈值电压为-0.6V、电容元件CAP的工作中生成的负电位VBB的电源电压依赖性为VBB＝-0.2×VDD。

如果电源VDD是低于1.0V的电源电压，则钳位电路103A为非激活状态而不会对电容元件输出节点COUT产生影响。如果电源VDD大于1.0V，则钳位电路103A被激活，向电容元件输出节点COUT流入电荷。因而，电源电压超过1.0V且电源电压越高，负电位VBB就越被控制为高于不存在钳位电路103A的情况下的电位。

向存储单元100进行的数据写入结束后，字线WL1由高电平变为低电平，所有的存储单元100成为非选择状态。另外，写控制信号WT1由高电平变为低电平，所有的列选择电路102成为非激活状态。进而，电容元件控制信号CIN由低电平变为高电平，N型MOS晶体管QN7导通，将电容元件输出节点COUT放电至低电平。此后，预充控制信号PCG由高电平变为低电平，所有的预充电路101成为激活状态，将所有的位线预充为高电平。

如上所述，据本发明图1所示的结构，当电源电压较低的情况下，可如以往那样改善向存储单元100进行数据写入的特性，进而当电源电压变高的情况下，可以将向存储单元100进行数据写入时的选择位线等中产生的电位控制为高于以往的电位，因而与选择位线等连接的各元件上的电应力得以降低，可抑制可靠性恶化，另外，还可以防止与选择位线连接的非选择存储单元的保持数据的破坏。

并且，半导体存储装置的工作电源电压或半导体存储装置中的晶体管的阈值电压等根据半导体存储装置的工作电源电压规格和工艺条件等不同而不同。本实施方式中，在说明中，设构成钳位电路103A的P型MOS晶体管QP5、QP6的阈值电压为-0.6V，将电源电压为1.0V时作为切换工作的临界电压。

晶体管的阈值电压和切换工作的临界电压在上述之外的情况下，例如可以仅形成1级构成钳位电路103A的P型MOS晶体管，或是按照串联3级那样通过多级串联来构成。另外，还可以取代P型MOS晶体管，而通过在二极管型连接了栅极端子的N型MOS晶体管来构成，还可以通过进行了PN接合的二极管元件来构成，这都是不言自明的。另外，还可以把上述P型MOS晶体管、N型MOS晶体管、进行了PN接合的二极管或电阻元件等组合起来构成。也就是说，按照半导体存储装置所需要的工作条件，改变钳位电路103A的各构成即可。

图2是表示图1的钳位电路103A的另一个例子的图。图2的钳位电路103B为在构成图1的钳位电路103A的P型MOS晶体管QP5、QP6上还并联了保险丝元件F1、F2。

如图2的构成那样，如果在晶体管QP5、QP6上并联了保险丝元件F1、F2，则通过切断某个保险丝元件，可以按照半导体存储装置所需要的工作条件，将切换工作的临界电压变更为任意的电压。

图2是在设定电压的切换单元中使用了保险丝元件F1、F2的情况的一个例子，然而通过并联晶体管的源极端子和漏极端子以代替这些保险丝元件，对上述晶体管的栅极端子进行导通/截止控制，也可以实现与保险丝元件的情况下相同的工作和效果，这也是不言自明的。

图3是表示图1的钳位电路103A的又一个例子的图。图3的钳位电路103C为在构成图1的钳位电路103A的P型MOS晶体管QP6与电容元件输出节点COUT之间串联其他的P型MOS晶体管QP7，将其栅极端子连接在电容元件控制信号CIN上。

钳位电路可以仅在写入工作时进行激活。在图1的钳位电路103A的情况下，除了写入工作之外的时候、亦即处于字线的非激活状态的时候，电容元件控制信号CIN处于高电平，N型MOS晶体管QN7导通，将电容元件输出节点COUT放电为低电平。此时，钳位电路103A在电源电压较低的情况下(低于1.2V的情况下)为非激活状态，然而由于电源电压变高(超过1.2V)则钳位电路103A会被激活，因而由钳位电路103A通过N型MOS晶体管QN7流过稳定的电流。

于是，如图3的钳位电路103C那样，如果在P型MOS晶体管QP6与电容元件输出节点COUT之间串联其他的P型MOS晶体管QP7，则在位线为非激活状态时，电容元件控制信号CIN处于高电平，因而P型MOS晶体管QP7可处于截止。因而仅在写入工作时钳位电路103C被激活，写入工作之外的时候，钳位电路103C处于非激活状态，因而写入工作之外时所流过的稳定电流不会流过，能实现功耗的降低。图3所示的构成也可以应用在图2说明的构成中，这也是不言自明的。

图4是表示图1的钳位电路103A的再一个例子的图。图4的钳位电路103D中，在电源VDD与接地电源之间串联有二极管型连接了栅极端子的P型MOS晶体管QP8、把栅极端子连接在电容元件控制信号CIN上的P型MOS晶体管QP9和把栅极端子连接在电源VDD上的N型MOS晶体管QN9。P型MOS晶体管QP9的漏极端子与N型MOS晶体管QN9的漏极端子的交点为栅极控制节点VGN1，该栅极控制节点VGN1与连接于电容元件输出节点COUT和接地电源之间的N型MOS晶体管QN8的栅极端子连接。

钳位电路103D在写入工作之外的时候(字线为非激活状态的时候)，电容元件控制信号CIN为高电平，所以P型MOS晶体管QP9截止，通过栅极端子为电源VDD的N型MOS晶体管QN9，栅极控制节点VGN1始终输出低电平。由此，将栅极控制节点VGN1输入栅极端子的N型MOS晶体管QN8始终截止，因而不会对电容元件输出节点COUT产生影响。

说明字线为激活状态时的钳位电路103D的工作。字线为激活状态时，电容元件控制信号CIN由高电平变为低电平，则将电容元件控制信号CIN输入栅极端子的P型MOS晶体管QP9被导通。

此处，P型MOS晶体管的阈值电压为VTP＝-0.6V，N型MOS晶体管的阈值电压为VTN＝0.6V。栅极控制节点VGN1的电源电压依赖性则通过二极管型连接了栅极端子的P型MOS晶体管QP8和栅极端子与电源VDD连接的N型MOS晶体管QN9，大致具有VGN1＝VDD-|VTP|的特性。如图1的构成中所说明的那样，伴随电源VDD的上升，电容元件CAP的工作中生成的负电位VBB的绝对值变大，负电位VBB的电源电压依赖性具有VBB＝-0.2×VDD的特性。

如果电源电压变为1.0V，则栅极控制节点VGN1＝0.4V、负电位VBB＝-0.2V。因此，N型MOS晶体管QN8的阈值电压VTN为0.6V，因而该N型MOS晶体管QN8导通，从接地电源向负电位VBB提供电荷。

也就是说，当电源电压小于1.0V的情况下，钳位电路103D为非激活状态而不会向电容元件输出节点COUT产生影响。如果电源VDD大于1.0V，则钳位电路103D被激活，而向电容元件输出节点COUT流入电荷。因此，电源电压超过1.0V且电源电压越高，负电位就越被控制为高于不存在钳位电路103D的情况下的电位。

如图4的钳位电路103D的构成那样，通过控制连接于电容元件输出节点COUT和接地电源之间的晶体管QN8的栅极端子的电压，也可以实现与图1的情况下同等的工作和效果，这也是不言自明的。

在工作上可以不具备图4的钳位电路103D中的P型MOS晶体管QP9，在写入工作之外的时候，通过电容元件控制信号CIN为高电平，从而P型MOS晶体管QP9截止，能够使从电源VDD经过N型MOS晶体管QN9流到接地电源的稳定电流不会流过，因而能减少消耗的功率。

并且，在图4的钳位电路103D中，构成为在电容元件输出节点COUT和接地电源之间连接N型MOS晶体管QN8，然而也可以代替这种构成，在电源VDD与电容元件输出节点COUT之间连接P型MOS晶体管，控制该P型MOS晶体管的栅极端子的电压，可获得同样的效果。

半导体存储装置的工作电源电压或半导体存储装置中的晶体管的阈值电压等根据半导体存储装置的工作电源电压规格和工艺条件等不同而不同。例如可以通过把在钳位电路103D的二极管型连接了栅极端子的P型MOS晶体管QP8串联2级以上来构成，或取代P型MOS晶体管，通过二极管型连接了栅极端子的N型MOS晶体管来构成，还可以通过进行了PN接合的二极管元件来构成，这都是不言自明的。另外还可以组合P型MOS晶体管、N型MOS晶体管、进行了PN接合的二极管或电阻元件等来构成。

进而，还可以构成为在晶体管上并联图2所示那样的保险丝元件F1、F2，或取代这些保险丝元件而并联晶体管，对该晶体管的栅极端子进行导通/截止控制。也就是说，按照半导体存储装置所需要的工作条件，改变钳位电路103D的各构成即可。

《发明第二实施方式》

图5是本发明的第二实施方式的半导体存储装置的构成图。图5所示的半导体存储装置具有：分别具有驱动晶体管QN1、QN2、存取晶体管QN3、QN4、加载晶体管QP1、QP2的存储单元100；分别具有P型MOS晶体管QP3、QP4的预充电路101；分别具有N型MOS晶体管QN5、QN6的列选择电路102；分别具有电容元件CAP、N型MOS晶体管QN7、P型MOS晶体管QP10和N型MOS晶体管QN10的反相器104；以及分别具有N型MOS晶体管QN11、QN12的钳位电路105A。

进而，WL1～2表示字线，BL1～2、/BL1～2表示位线，PCG表示预冲控制信号，WT1～2、/WT1～2表示写控制信号，/CIN表示电容元件控制信号(这是发明第一实施方式中的电容元件控制信号CIN的反转信号)，COUT表示电容元件输出节点，CIN2表示电容元件输入节点，VDD表示电源。

存储单元100、预充电路101、列选择电路102、电容元件CAP、N型MOS晶体管QN7分别与发明第一实施方式中所说明的内容相同，省略其说明。

反相器104构成为在电源VDD与接地电源之间串联了P型MOS晶体管QP10与N型MOS晶体管QN10，将电容元件控制信号/CIN的反转信号输出到电容元件输入节点CIN2。

钳位电路105A构成为在电容元件输入节点CIN2和接地电源之间连接把栅极端子连接成二极管型的N型MOS晶体管QN11、QN12。

下面说明如上构成的本实施方式的半导体存储装置的工作。

首先说明字线WL1、WL2处于非激活状态的情况。这种情况下，所有的字线WL1、WL2都为低电平，由这些字线进行控制的所有存储单元100都处于非选择状态(即不进行写入也不进行读取的状态)。另外，预充控制信号PCG为低电平，通过该预充控制信号PCG进行控制的预充电路101处于激活状态，将所有位线BL1、/BL1、BL2、/BL2预充为高电平。另外，所有写控制信号WT1、/WT1、WT2、/WT2都为低电平，通过这些写控制信号进行控制的所有列选择电路102都处于非激活状态。另外，电容元件控制信号/CIN为低电平，电容元件输入节点CIN2通过反相器104而为高电平，因而N型MOS晶体管QN7导通，将电容元件输出节点COUT放电为低电平。

连接在电容元件输入节点CIN2上的钳位电路105A构成为把二极管型连接了栅极端子的N型MOS晶体管QN11、QN122级串联于电容元件输入节点CIN2与接地电源之间。例如N型MOS晶体管QN11、QN12的阈值电压为0.6V，则如果电容元件输入节点CIN2的电位低于1.2V，则钳位电路105A处于非激活状态，不会向电容元件输入节点CIN2产生影响。如果电容元件输入节点CIN2的电位高于1.2V，则钳位电路105A被激活，电容元件输入节点CIN2的电荷流入接地电源，电源电压越高则流入的电荷量越增加。钳位电路105A具有二极管元件那样的特性。

下面说明字线WL1(或WL2)处于激活状态，向存储单元100写入数据的情况下的工作。预充控制信号PCG从低电平变化到高电平，通过该预充控制信号PCG控制的所有预充电路101成为非激活状态。例如选择字线WL1，字线WL1成为高电平。另外例如选择写控制信号WT1，写控制信号WT1成为高电平，与位线BL1连接的列选择电路102的N型MOS晶体管QN5导通，位线BL1与电容元件输出节点COUT通过N型MOS晶体管QN5连接起来。

此时，电容元件控制信号/CIN为低电平，电容元件输入节点CIN2为高电平，N型MOS晶体管QN7导通，因而通过该N型MOS晶体管QN7去除位线BL1的电荷，经过了规定时间(相当于图9的时间T1)之后，位线BL1的电位为低电平(0V)。

当位线BL1的电位成为0V之后，电容元件控制信号/CIN从低电平变化为高电平。电容元件控制信号/CIN处于高电平，因而电容元件输入节点CIN2为低电平，N型MOS晶体管QN7截止。与此同时，如果电容元件CAP的电容为Cc，则电容元件输入节点CIN2在高电平时的电位为VCH，则电容元件输入节点CIN2从高电平(VCH)向低电平(0V)转变，就会从存在于位线BL1、电容元件输出节点COUT、所选择的存储单元100的存储节点(这种情况下为存取晶体管QN3的源极端子的节点)中的所有电容(为电容C1)的电荷中去除相当于Cc×VCH的电荷。

也就是说，通过电容Cc与电容C1的电荷分配，位线BL1等的电位由0V变为-(Cc×VCH)/(Cc+C1)的负电位。

所选择的位线的电位成为低于0V的负电位，因而所选择的存储单元100中的存取晶体管的电导变大。也就是说，相比所选择的位线的电位只能降低到0V的半导体存储装置，可以通过更低的电源电压向存储单元100进行数据的写入。如上所述，所选择的位线BL1的电位成为低电平，从而向存储单元100进行数据的写入。

说明此时与电容元件输入节点CIN2连接的钳位电路105A的工作。

不存在钳位电路105A的情况下，伴随着电源VDD的上升，通过电容元件CAP的工作而生成的负电位的绝对值也变大。这种情况下电容元件输入节点CIN2在高电平时的电位VCH为与电源VDD相等的值。如果设负电位为VBB，则负电位VBB的电源电压依赖性例如为VBB＝-0.2×VDD。

在向存储单元100进行数据写入时，当选择位线(此时为BL1)、电容元件输出节点COUT、所选择的存储单元100的存储节点(此时为存取晶体管QN3的源极端子)为负电位的情况下，成为负电位的节点连接的各元件上的电应力，比位线电位仅能降低至0V的半导体存储装置的要大，这一点是显而易见的。

另外，在与成为负电位的选择位线相连、并且不进行数据写入的非选择性的存储单元(例如与位线BL1和字线WL2相连接的存储单元100)中会产生如下问题。即，虽然不进行数据的写入的非选择性的存储单元100的字线WL2的电位为低电平(0V)，然而电源电压越高，选择位线BL1的负电位的绝对值也越大，因此选择位线BL1的负电位一旦降低到超过构成存储单元100的存取晶体管QN3的阈值电压的电位，则存取晶体管QN3会成为导通状态，会引起存储单元的保持数据的破坏(数据的反转)。

于是，可以在向存储单元100进行数据写入时，仅在电源电压较低的情况下，使选择位线的电位为负电位，增大选择存储单元100的存取晶体管的电导，来易于写入数据。当电源电压较高的情况下，即使不使选择位线的电位处于负电位，也能向存储单元100进行数据写入。如果各节点为负电位，则尤其在电源电压较高的情况下，成为负电位的节点上连接的各元件上的电应力会变得过大，因而会招致元件的可靠性恶化、与选择位线连接的非选择存储单元的保持数据的破坏。

下面说明存在钳位电路105A的情况。N型MOS晶体管QN11、QN12的阈值电压为0.6V、电容元件CAP的工作中生成的负电位VBB的电源电压依赖性为VBB＝-0.2×VCH。

如果电源VDD是低于1.2V的电源电压，则钳位电路105A为非激活状态。因而电容元件输入节点CIN2在高电平的电位VCH与电源VDD等同，电容元件输出节点COUT上产生的负电位VBB产生与不存在钳位电路105A的情况下同等的电位(VBB＝-0.2×VDD)。

如果电源VDD大于1.2V，则钳位电路105A被激活，电容元件输入节点CIN2的高电平的电位VCH是根据P型MOS晶体管QP10和钳位电路105A的驱动能力之比来确定的电位。电源VDD大于1.2V的情况下，电容元件输入节点CIN2在高电平的电位VCH例如为大致具有VCH＝2VTN那样的特性的电位，则电源VDD越大于1.2V，则电容元件输入节点CIN2在高电平时的VCH电位越低于电源VDD。

因此，在电容元件CAP的工作中生成的负电位VBB为VBB＝-0.2×2VTN，即使电源电压增高，负电位VBB的绝对值也不会增大。

向存储单元100进行的数据写入结束后，字线WL1由高电平变为低电平，所有的存储单元100成为非选择状态。另外，写控制信号WT1由高电平变为低电平，所有的列选择电路102成为非激活状态。进而，电容元件控制信号/CIN由高电平变为低电平，电容元件输入节点CIN2变为高电平，N型MOS晶体管QN7导通，将电容元件输出节点COUT放出至低电平。此后，预充控制信号PCG由高电平变为低电平，所有的预充电路101成为激活状态，将所有的位线预充为高电平。

如上所述，根据本发明图5所示的结构，当电源电压较低的情况下，可如以往那样改善向存储单元100进行数据写入的特性，进而当电源电压变高的情况下，可以将向存储单元100进行数据写入工作时的选择位线等中产生的电位控制为高于以往的电位，因而与选择位线等连接的各元件上的电应力得以降低，可抑制可靠性恶化，另外，还可以防止与选择位线连接的非选择存储单元的保持数据的破坏。

并且，半导体存储装置的工作电源电压或半导体存储装置中的晶体管的阈值电压等根据半导体存储装置的工作电源电压规格和工艺条件等不同而不同。本实施方式中，在说明中设构成钳位电路105A的N型MOS晶体管QN11、QN12的阈值电压为0.6V，将电源电压为1.2V时作为切换工作的临界电压。

晶体管的阈值电压和切换工作的临界电压为上述之外的情况下，例如可以仅形成1级构成钳位电路105A的N型MOS晶体管，或是按照串联3级那样通过多级串联来构成。另外，还可以取代N型MOS晶体管，而通过二极管型连接了栅极端子的P型MOS晶体管来构成，还可以通过进行了PN接合的二极管元件来构成，这都是不言自明的。另外，还可以把上述P型MOS晶体管、N型MOS晶体管、进行了PN接合的二极管或电阻元件等组合起来构成。也就是说，按照半导体存储装置所需要的工作条件，改变钳位电路105A的各构成即可。

图6是表示图5的钳位电路105A的另一个例子的图。图6的钳位电路105B为在构成图5的钳位电路105A的N型MOS晶体管QN11、QN12上还并联了保险丝元件F3、F4。

如图6的构成那样，如果在晶体管QN11、QN12上并联了保险丝元件F3、F4，则通过切断某个保险丝元件，可以根据半导体存储装置所需要的工作条件，将切换工作的临界电压变更为任意的电压。

图6是在设定电压的切换单元中使用了保险丝元件F3、F4的情况的一个例子，然而通过并联晶体管的源极端子和漏极端子以代替这些保险丝元件，对上述晶体管的栅极端子进行导通/截止控制，也可以实现与保险丝元件的情况下相同的工作和效果，这也是不言自明的。

图7是表示图5的钳位电路105A的又一个例子的图。图7的钳位电路105C为在构成图5的钳位电路105A的N型MOS晶体管QN11与电容元件输入节点CIN2之间串联其他的N型MOS晶体管QN13，将该栅极端子连接在电容元件控制信号/CIN上。

钳位电路仅在写入工作时进行激活即可。在图5的钳位电路105A的情况下，除了写入工作之外的时候、亦即处于字线的非激活状态的时候，电容元件控制信号/CIN处于低电平，由此，电容元件输入节点CIN2处于高电平，N型MOS晶体管QN7导通，将电容元件输出节点COUT放电为低电平。此时，钳位电路105A在电源电压较低的情况下(低于1.2V的情况下)为非激活状态，然而由于电源电压变高(超过1.2V)则钳位电路105A会激活，因而由P型MOS晶体管QP10通过钳位电路105A流过稳定的电流。

于是，如图7的钳位电路105C那样，如果在N型MOS晶体管QN11与电容元件输入节点CIN2之间串联其他的N型MOS晶体管QN13，则在位线为非激活状态时，电容元件控制信号/CIN处于低电平，因而N型MOS晶体管QN13可处于截止。因而仅在写入工作时钳位电路105C会激活，写入工作之外的时候，钳位电路105C处于非激活状态，因而写入工作之外时所流过的稳定电流不会流过，能实现功耗的降低。图7所示的构成也可以应用在图6说明的构成中，这也是不言自明的。

图8是表示图5的钳位电路105A的再一个例子的图。图8的钳位电路105D中，在电源VDD与接地电源之间串联有二极管型连接了栅极端子的P型MOS晶体管QP11、把栅极端子连接在电容元件输入节点CIN2上的P型MOS晶体管QP12和把栅极端子连接在电源VDD上的N型MOS晶体管QN15。P型MOS晶体管QP12的漏极端子与N型MOS晶体管QN15的漏极端子的交点为栅极控制节点VGN2，该栅极控制节点VGN2与连接于电容元件输入节点CIN2和接地电源之间的N型MOS晶体管QN14的栅极端子连接。

钳位电路105D在写入工作之外的时候(字线为非激活状态的时候)，电容元件控制信号/CIN为低电平，因而电容元件输入节点CIN2为高电平，所以P型MOS晶体管QP12截止，通过栅极端子与电源VDD连接的N型MOS晶体管QN15，由栅极控制节点VGN2始终输出低电平。由此，将栅极控制节点VGN2输入栅极端子的N型MOS晶体管QN14始终截止，因而不会对电容元件输入节点CIN2产生影响。

说明字线为激活状态时的钳位电路105D的工作。字线为激活状态时，电容元件控制信号/CIN由低电平变为高电平，电容元件输入节点CIN2由高电平变为低电平，则将电容元件输入节点CIN2的电压输入栅极端子的P型MOS晶体管QP12被导通。

此处，P型MOS晶体管的阈值电压为VTP＝-0.6V，N型MOS晶体管的阈值电压为VTN＝0.6V。栅极控制节点VGN2的电源电压依赖性则通过二极管型连接了栅极端子的P型MOS晶体管QP11和栅极端子与电源VDD连接的N型MOS晶体管QN15，大致具有VGN2＝VDD-|VTP|的特性。如图5的构成中所说明的那样，当电容元件输入节点CIN2在高电平的电位为VCH时，电容元件CAP的工作中生成的负电位VBB的电源电压依赖性具有VBB＝-0.2×VCH的特性。

如果电源电压小于1.2V，由于栅极控制节点VGN2小于0.6V，因而将栅极控制节点VGN2的电压输入栅极端子的N型MOS晶体管QN14为非激活状态而不会向电容元件输入节点CIN2产生影响。因而电容元件输入节点CIN2在高电平的电位VCH与电源VDD相等，产生于电容元件输出节点COUT的负电位VBB成为与不存在钳位电路105D的情况下相等的电位(VBB＝-0.2×VDD)。

当电源电压大于1.2V时，栅极控制节点VGN2大于0.6V，因而将栅极控制节点VGN2的电压输入栅极端子的N型MOS晶体管QN14成为激活状态。因而电容元件输入节点CIN2在高电平的电位VCH是根据P型MOS晶体管QP10和N型MOS晶体管QN14的驱动能力之比来确定的电位，因此电容元件输入节点CIN2在高电平的电位VCH的电源电压依赖性成为具有低于电源VDD的值的特性。因此当电源电压大于1.2V时，在电容元件CAP的工作中生成的负电位VBB(VBB＝-0.2×VCH)被控制为高于不存在钳位电路情况下的电位。

如图8的钳位电路105D的构成那样，通过控制连接于电容元件输入节点CIN2和接地电源之间的晶体管QN14的栅极端子的电压，也可以实现与图5的情况下同等的工作和同等的效果，这也是不言自明的。

图8的钳位电路105D中的P型MOS晶体管QP12在工作上可以不具备，在写入工作之外的时候，电容元件控制信号/CIN为低电平，电容元件输入节点CIN2为高电平，从而P型MOS晶体管QP12截止，能够使从电源VDD经过N型MOS晶体管QN15流到接地电源的稳定电流不会流过，因而能减少消耗的功率。

并且，半导体存储装置的工作电源电压或半导体存储装置中的晶体管的阈值电压等根据半导体存储装置的工作电源电压规格和工艺条件等不同而不同。例如可以通过把构成钳位电路105D的二极管型连接了栅极端子的P型MOS晶体管QP11串联2级以上来构成，或取代P型MOS晶体管，通过二极管型连接了栅极端子的N型MOS晶体管来构成，还可以通过进行了PN接合的二极管元件来构成，这都是不言自明的。另外还可以组合P型MOS晶体管、N型MOS晶体管、进行了PN接合的二极管或电阻元件等来构成。

进而，还可以构成为在晶体管上并联图6所示那样的保险丝元件F3、F4，或取代这些保险丝元件而并联晶体管，对该晶体管的栅极端子进行导通/截止控制。也就是说，按照半导体存储装置所需要的工作条件，改变钳位电路105D的各构成即可。

《发明第三实施方式》

图10是表示本发明第三实施方式的半导体存储装置的工作的时序图。另外图9是表示现有的半导体存储装置的工作的时序图。图9所示的时序图与从本发明第一实施方式中说明的图1的结构中删除了钳位电路103A后的结构下的工作相同。

如本发明第一实施方式(图1)中说明的那样，说明写入工作时使所选择的位线等为负电位的工作。例如选择字线WL1，字线WL1成为高电平。另外选择写控制信号WT1，写控制信号WT1成为高电平，与位线BL1连接的列选择电路102的N型MOS晶体管QN5导通，位线BL1与电容元件输出节点COUT通过N型MOS晶体管QN5连接起来。此时，电容元件控制信号CIN为高电平，N型MOS晶体管QN7导通，因而位线BL1的电荷经由该N型MOS晶体管QN7而被掠取，经过规定时间(相当于图9的时间T1)之后，位线BL1的电位变为低电平(0V)。

当位线BL1的电位成为0V之后，电容元件控制信号CIN从高电平变化为低电平。电容元件控制信号CIN处于低电平，因而N型MOS晶体管QN7截止。与此同时，如果电容元件CAP的电容为Cc，则电容元件控制信号CIN从高电平(VDD)向低电平(0V)转变就会从存在于位线BL1、电容元件输出节点COUT、所选择的存储单元100的存储节点(这种情况下为存储晶体管QN3的源极端子的节点)中的所有电容(为电容C1)的电荷中减少相当于Cc×VDD的电荷。

也就是说，通过电容Cc与电容C1的电荷分配，位线BL1等的电位由0V变为-(Cc×VDD)/(Cc+C1)的负电位。

此处如图10的时序图所示那样，说明从字线WL1的启动开始直到电容元件控制信号CIN由高电平变为低电平为止的时间相比图9的时间T1要短，按照以时间T2进行驱动的方式来改变定时的情况。

这种情况下，在位线BL1的电位变为0V之前，电容元件控制信号CIN从高电平变化为低电平。如果电容元件控制信号CIN从高电平变化为低电平时的位线BL1的电位为VBL，则使电容元件控制信号CIN从高电平变化为低电平时的位线BL1等的电位成为(C1×VBL-Cc×VDD)/(Cc+C1)。如图9中现有的半导体存储装置的工作那样，相比当位线BL1成为0V之后，使电容元件控制信号CIN从高电平变化为低电平的情况而言，可以将位线BL1等的电位控制为较高的值。

如本发明第三实施方式那样，在写入工作时位线的电位变为0V之前改变电容元件控制信号CIN，控制驱动电容元件CAP的定时，则在电源电压较低的情况下，可以像以往那样改善向存储单元100的数据写入特性，进而当电源电压变高的情况下，可以将向存储单元100进行的数据写入工作时的选择位线等所产生的电位控制为相比以往较高的电位，因而可减少与选择位线等连接的各元件上的电应力，抑制可靠性的恶化，还可以防止与选择位线连接的非选择存储单元的保持数据的破坏。

关于把图9的时间T1改为图10的时间T2的方法，例如只要是使用延迟电路等，根据字线的驱动或写控制信号的启动定时来确定电容元件控制信号CIN的工作定时的电路构成，就可以改变电路以减少构成上述延迟电路的延迟元件(反相器等)的连接级数。另外，还可以是能够进行时间微调的在延迟电路中具备切换单元的切换电路等。另外，还可以构成为通过来自外部的控制信号，而可以改变电容元件控制信号CIN的切换定时。

《发明第四实施方式》

图11是本发明第四实施方式的半导体存储装置的构成图。图11所示的半导体存储装置通过以下部分构成：分别具有驱动晶体管QN1、QN2、存取晶体管QN3、QN4、加载晶体管QP1、QP2的存储单元100；分别具有P型MOS晶体管QP13和N型MOS晶体管QN16、QN17的字驱动器电路106。进而，WL表示字线，BL、/BL表示位线，/RAD表示行地址信号，VDD表示电源。

字驱动器电路106之外的部分为了简化而在图中没有表示出来，它们与发明第一实施方式的图1所示结构中去除了钳位电路103A后的结构(现有的半导体存储装置)相同。因此，其构成为在向存储单元100进行写入工作时，位线BL等的电位为低于0V的负电位VBB。存储单元100与发明第一实施方式中说明的相同，省略其说明。

字驱动电路106在电源VDD与接地电源之间串联了P型MOS晶体管QP13和N型MOS晶体管QN16，把行地址信号/RAD的反转信号输出到字线WL。另外，其具有将栅极端子与电源VDD连接、且连接于字线WL与接地电源之间的N型MOS晶体管QN17，从而当行地址信号/RAD成为低电平，字线WL成为高电平时(字线处于激活状态时)，可以把字线WL的高电平控制为低于电源VDD电平的电位。当行地址信号/RAD成为高电平，字线WL成为低电平时(字线处于非激活状态时)，N型MOS晶体管QN17不会对字线WL产生影响。

一般的半导体存储装置(现有的半导体存储装置)的字驱动电路输出与电源电压相等的VDD电平作为字线WL的高电平。也就是说构成为不存在N型MOS晶体管QN17。因而现有的半导体存储装置中，在向存储单元100进行数据写入时，激活后的字线为VDD电平，位线BL的电位为低于0V的负电位VBB，因而存储单元100的存取晶体管QN3的栅极端子与漏极端子之间的电位差大于VDD，会被施加VDD+|VBB|的电位差。

于是像本实施方式那样，如果把字线WL的高电平控制为低于电源VDD电平的电位，则存储单元100的存取晶体管QN3的栅极端子与漏极端子之间的电位差可相比以往得以减少，能够降低存储单元100的存取晶体管上的电应力，抑制可靠性的恶化。

本实施方式的字驱动电路106为一个例子，只要是可以把激活状态下字线WL的高电平的电位控制为低于电源VDD电平的电位的结构，采取何种构成都能获得相同的效果，这是不言自明的。

另外，本实施方式的构成可以应用于本发明第一～第三实施方式中，这也是不言自明的。

《发明第五实施方式》

图12是本发明第五实施方式的半导体存储装置的构成图。图12所示的半导体存储装置通过以下部分构成：分别具有驱动晶体管QN1、QN2、存取晶体管QN3、QN4、加载晶体管QP1、QP2的存储单元100B；分别具有P型MOS晶体管QP14和N型MOS晶体管QN18的存储单元电源控制电路107。进而，WL表示字线，BL、/BL表示位线，WEN表示写使能信号，VDDM表示存储单元电源，VDD表示电源。

存储单元电源控制电路107之外的部分为了简化而在图中没有表示出来，它们与发明第一实施方式的图1所示结构中去除了钳位电路103A后的结构(现有的半导体存储装置)相同。因此，其构成为在向存储单元100B进行写入工作时，位线BL等的电位为低于0V的负电位VBB。

另外，存储单元100B与图1中的存储单元100为相同结构，不同之处仅在于连接有存储器电源VDDM来取代与加载存储器QP1、QP2连接的电源VDD。

存储单元电源控制电路107构成为把在电源VDD与接地电源之间将栅极端子与接地电源连接起来的P型MOS晶体管QP14和把栅极端子与写使能信号WEN连接起来的N型MOS晶体管QN18串联起来，将连接起来的P型MOS晶体管QP14和N型MOS晶体管QN18各自的漏极端子作为存储器电源VDDM进行输出。

该存储单元电源控制电路107在向存储单元100B进行数据的写入工作以外的时候，写使能信号WEN为低电平，N型MOS晶体管QN18截止。由于P型MOS晶体管QP14始终导通，因而存储器电源VDDM输出与电源电压相等的VDD电平。

向存储单元100B进行数据的写入工作时，写使能信号WEN为高电平，N型MOS晶体管QN18导通，因而存储器电源VDDM成为通过P型MOS晶体管QP14和N型MOS晶体管QN18的驱动能力之比来确定的电位。也就是说，可将其控制为低于电源VDD电平的电位。

一般的半导体存储装置(现有的半导体存储装置)的存储单元电源被施加与电源电压相等的VDD电平。也就是说构成为不存在存储单元电源控制电路107。

现有的半导体存储装置中，当向存储单元100进行数据写入时，存取晶体管QN3的源极端子的电位成为低于0V的负电位VBB，因而与存取晶体管QN3的源极端子连接的加载晶体管QP1的漏极端子与驱动晶体管QN1的漏极端子、加载晶体管QP2的栅极端子与驱动晶体管QN2的栅极端子都分别成为低于0V的负电位VBB。另外，现有的半导体存储装置中，向加载晶体管QP1、QP2的源极端子施加VDD电平。

因此，在加载晶体管QP1的漏极端子与源极端子之间、加载晶体管QP1的栅极端子与漏极端子之间、驱动晶体管QN1的栅极端子与漏极端子之间、加载晶体管QP2的栅极端子与源极端子之间、加载晶体管QP2的栅极端子与漏极端子之间、驱动晶体管QN2的栅极端子与漏极端子之间将分别被施加大于电源VDD电平的VDD+|VBB|的电位差。

于是像本实施方式那样，当向存储单元100B进行数据写入工作时，如果把存储单元电源VDDM控制为低于电源VDD电平的电位，则存储单元100B中的加载晶体管QP1、QP2、驱动晶体管QN1、QN2中施加在上述各端子间的电位差可以小于现有情况，因而可减少存储单元100B中的加载晶体管QP1、QP2和驱动晶体管QN1、QN2上的电应力，抑制可靠性的恶化。

本实施方式的存储单元电源控制电路107为一个例子，只要是可以当向存储单元100B进行数据写入工作时把存储单元电源控制为低于电源VDD电平的电位的结构，采取何种构成都能获得相同的效果，这是不言自明的。

另外，本实施方式的构成可以应用于本发明第一～第四实施方式中，这也是不言自明的。

《发明第六实施方式》

图13是本发明第六实施方式的半导体存储装置的构成图。图13所示的半导体存储装置由以下部分构成：具有N型MOS晶体管QN5的列选择电路102；分别具有P型MOS晶体管QP15和N型MOS晶体管QN19的反相器108；分别具有N型MOS晶体管QN20、QN21的钳位电路109。进而，BL表示位线，COUT表示电容元件输出节点，WT表示写控制信号，/WT表示反转写控制信号，VDD表示电源。

虽然为了简便起见而没有在图中表示出来，然而本实施方式的构成是从发明第一实施方式的图1中表示出来的结构中，除去钳位电路103A(现有的半导体存储装置)，再附加上反相器108和钳位电路109的构成。因而，在向存储单元100进行写入工作时，位线BL与电容元件输出节点COUT的电位为低于0V的负电位VBB。

反相器108在电源VDD与接地电源之间连接有P型MOS晶体管QP15和N型MOS晶体管QN19，向各自的栅极端子输入反转写控制信号/WT。

钳位电路109构成为在写控制信号WT与接地电源之间串联有二极管型连接了栅极端子的N型MOS晶体管QN20、QN21。因此该钳位电路109在向存储单元100进行数据的写入工作之外的时候，反转写控制信号/WT为高电平，写控制信号WT为低电平，因而不会对写控制信号WT产生影响。

在向存储单元100进行数据的写入工作时，反转写控制信号/WT为低电平，写控制信号WT为高电平。此时，如果N型MOS晶体管的阈值电压为0.6V、电源电压低于1.2V，则钳位电路109为非激活状态，不会对写控制信号WT的高电平(VDD电平)产生影响。一旦电源电压高于1.2V，则钳位电路109变为激活，写控制信号WT的高电平成为通过P型MOS晶体管QP15和钳位电路109的驱动能力之比来确定的电位。也就是说，写控制信号WT的高电平可被控制为低于电源VDD电平的电位。

一般的半导体存储装置(现有的半导体存储装置)的写控制信号WT的高电平的电位始终被施加与电源电压相等的VDD电平。

现有的半导体存储装置中，在向存储单元100进行数据写入时，位线BL和电容元件输出节点COUT的电位成为低于0V的负电位VBB，因而在列选择电路102的N型MOS晶体管QN5的栅极端子与漏极端子、栅极端子与源极端子之间会被分别施加大于电源VDD电平的VDD+|VBB|的电位差。

于是像本实施方式那样，在向存储单元100进行数据写入工作时，如果把写控制信号WT的高电平控制为低于电源VDD电平的电位，则相比以往可以减小在列选择电路102的N型MOS晶体管QN5的栅极端子与漏极端子、栅极端子与源极端子之间被施加的电位差，因此可减少列选择电路102的N型MOS晶体管QN5上的电应力，抑制可靠性的恶化。

本实施方式所示的将写控制信号WT的高电平控制为低于电源VDD电平的电位的电路构成为一个例子，只要是当向存储单元100进行数据写入工作时可以把写控制信号WT的高电平控制为低于电源VDD电平的电位的结构，采取何种构成都能获得相同的效果，这是不言自明的。

另外，本实施方式的构成可以应用于本发明第一～第五实施方式中，这也是不言自明的。

《发明第七实施方式》

图14是本发明第七实施方式的半导体存储装置的构成图。图14所示的半导体存储装置由分别具有N型MOS晶体管QN22、QN23、QN24、QN25的预充电路101B构成。进而，BL、/BL表示位线，/PCG表示预充信号，VDD表示电源。

虽然为了简便起见而没有在图中表示出来，然而本实施方式的构成是在发明第一实施方式的图1所示的结构中除去了钳位电路103A的结构(现有的半导体存储装置)里，将预充电路101置换为图14的预充电路101B的结构。因而其构成为在向存储单元100进行写入工作时，位线BL等的电位为低于0V的负电位VBB。

预充电路101B构成为，在电源VDD与位线BL之间串联有二极管型连接了栅极端子的N型MOS晶体管QN24和N型MOS晶体管QN22，并且在电源VDD与位线/BL之间串联有二极管型连接了栅极端子的N型MOS晶体管QN25和N型MOS晶体管QN23，在N型MOS晶体管QN22、QN23各自的栅极端子上连接了预充控制信号/PCG。

该预充电路101B在字线为非激活状态的时候，使预充控制信号/PCG为高电平，导通N型MOS晶体管QN22、QN23，将位线BL、/BL预充为高电平。如果N型MOS晶体管的阈值电压为VTN，位线的高电平的预充电位为VBP，则VBP＝VDD-VTN，被控制为低于电源VDD电平的电位。当字线为激活状态的时候，使预充控制信号/PCG为低电平，使N型MOS晶体管QN22、QN23截止，成为不会对位线BL、/BL产生影响的状态。

一般的半导体存储装置(现有的半导体存储装置)的预充电路如图1的预充电路101那样，通过P型MOS晶体管构成，位线的高电平的预充电位成为与电源电压相等的VDD电平。

现有的半导体存储装置中，在向存储单元100进行数据的写入时，位线和电容元件输出节点COUT的电位成为低于0V的负电位VBB。此时，在与列选择电路102中的非选择位线连接的N型MOS晶体管(如果选择位线为BL1，则与非选择位线连接的N型MOS晶体管是分别向栅极端子输入写控制信号/WT1、WT2、/WT2的N型MOS晶体管)的漏极端子与源极端子之间施加有大于电源VDD电平的VDD+|VBB|的电位差。另外，在与选择位线BL1连接的预充电路中的P型MOS晶体管(例如与图1中的位线BL1连接的P型MOS晶体管QP3)的栅极端子和漏极端子之间、源极端子和漏极端子之间分别施加有大于电源VDD电平的VDD+|VBB|的电位差。

于是像本实施方式那样，如果把位线的高电平的预充电位控制为低于电源VDD电平的电位，则可以相比以往减小施加在与列选择电路中的非选择位线连接的N型MOS晶体管的漏极端子和源极端子之间的电位差以及分别施加在与选择位线连接的预充电路晶体管QN22或QN23的栅极端子和漏极端子之间、源极端子和漏极端子之间的电位差，因而可减少与列选择电路中的非选择位线连接的N型MOS晶体管、与选择位线连接的预充电路晶体管QN22或QN23上的电应力，抑制可靠性的恶化。

本实施方式中，将预充电路101B中的二极管型连接了栅极的N型MOS晶体管QN24、QN25置换为二极管型连接了栅极的P型MOS晶体管时，也能获得相同的效果，这一点是不言自明的。

另外，将N型MOS晶体管QN22、QN23置换为P型MOS晶体管，在反转了预充信号/PCG的极性的情况下也进行相同的工作，然而在P型MOS晶体管的情况下，由于基板电位为电源VDD电平，因而会向漏极端子与基板之间施加大于电源VDD电平的VDD+|VBB|的电位差。如果是N型MOS晶体管的话，则基板电位通过接地电源来构成。

因而，与位线BL、/BL连接的晶体管的极性为N型的情况下，要比为P型的情况，更能相比以往减小施加到漏极端子与基板之间的电位差，因而可减少预充电路101B上的电应力，抑制可靠性的恶化。

另外，本实施方式的构成可以应用于本发明第一～第六实施方式中，这也是不言自明的。

在如上说明的半导体存储装置中，为了便于理解发明，使其具有少量存储单元、预充电路、列选择电路、钳位电路、电容元件、字线、位线等。但也可以具备多个(或多数)上述各构成要素。具有这种构成的半导体存储装置会取得与上述各实施方式的半导体存储装置相同的效果，这也是不言自明的。

工业可用性

本发明涉及的半导体存储装置具有如下效果：通过控制位线的电位可以改善低电源电压下向存储单元进行数据写入的特性，尤其可以抑制各元件上的可靠性的恶化，并且可通过较低的功耗来实现具有稳定的写入性能的半导体存储装置，其作为静态型随机存取存储器等半导体存储装置是很有作用的。

Claims (20)

1.一种半导体存储装置，其特征在于，具有：

多条字线；

多条位线；

配置于上述字线与上述位线的交点上的多个存储单元；

与上述位线相连接的预充电路；以及

与上述位线相连接的写入电路，其中，

上述写入电路由以下部分构成：

由写控制信号控制的列选择电路；

将所选择的位线的电位控制为第一电位的第一控制电路；

将上述所选择的位线的电位控制为低于上述第一电位的第二电位的第二控制电路；以及

对上述第二电位进行钳位的钳位电路。

2.根据权利要求1所述的半导体存储装置，其特征在于，通过上述钳位电路将施加给构成上述存储单元、上述预充电路以及上述写入电路的各元件的施加电压控制为高于上述第二电位的第三电位。

3.根据权利要求1所述的半导体存储装置，其特征在于，上述钳位电路与上述第二控制电路的输出相连接而构成，

电源电压越高，则上述第二控制电路的输出的低电平降低的比例越少。

4.根据权利要求3所述的半导体存储装置，其特征在于，上述钳位电路具有1个以上的二极管特性元件而构成。

5.根据权利要求3所述的半导体存储装置，其特征在于，上述钳位电路由连接于上述第二控制电路的输出与电源端子之间的晶体管构成，

通过控制上述晶体管的栅极电压来控制上述第二控制电路的输出电位。

6.根据权利要求3所述的半导体存储装置，其特征在于，具有1个以上与构成上述钳位电路的元件并联的开关，通过上述开关的组合来调整上述第二控制电路的输出电位。

7.根据权利要求3所述的半导体存储装置，其特征在于，在对上述存储单元进行数据写入之外的情况下，上述钳位电路停止其功能。

8.根据权利要求1所述的半导体存储装置，其特征在于，上述钳位电路与上述第二控制电路的输入相连接而构成，

电源电压越高，则上述第二控制电路的输入的高电平降低的比例越大。

9.根据权利要求8所述的半导体存储装置，其特征在于，上述钳位电路具有1个以上的二极管特性元件而构成。

10.根据权利要求8所述的半导体存储装置，其特征在于，上述钳位电路由连接于上述第二控制电路的输入与电源端子之间的晶体管构成，

通过控制上述晶体管的栅极电压来控制上述第二控制电路的输入电位。

11.根据权利要求8所述的半导体存储装置，其特征在于，具有1个以上与构成上述钳位电路的元件并联的开关，通过上述开关的组合来调整上述第二控制电路的输入电位。

12.根据权利要求8所述的半导体存储装置，其特征在于，在对上述存储单元进行数据写入之外的情况下，上述钳位电路停止其功能。

13.一种半导体存储装置，其特征在于，具有：

多条字线；

多条位线；

配置于上述字线与上述位线的交点上的多个存储单元；

与上述位线相连接的预充电路；以及

与上述位线相连接的写入电路，其中，

上述写入电路由以下部分构成：

由写控制信号控制的列选择电路；

将所选择的位线的电位控制为第一电位的第一控制电路；以及

将上述所选择的位线的电位控制为低于上述第一电位的第二电位的第二控制电路，

在向上述存储单元进行数据写入时，在上述所选择的位线的电位达到上述第一电位之前，驱动上述第二控制电路。

14.根据权利要求13所述的半导体存储装置，其特征在于，当电源电压越高则上述位线的电位越处于高于上述第一电位的电位时，驱动上述第二控制电路。

15.一种半导体存储装置，其特征在于，具有：

多条字线；

多条位线；

配置于上述字线与上述位线的交点上的多个存储单元；

与上述位线相连接的预充电路；以及

与上述位线相连接的写入电路，其中，

上述写入电路由以下部分构成：

由写控制信号控制的列选择电路；

将所选择的位线的电位控制为第一电位的第一控制电路；以及

将上述所选择的位线的电位控制为低于上述第一电位的第二电位的第二控制电路，

将施加给上述存储单元的电位、施加给上述列选择电路的电位和从上述预充电路输出的电位之中的至少1个控制为规定的电位。

16.根据权利要求15所述的半导体存储装置，其特征在于，在向上述存储单元进行数据写入时，施加给上述存储单元的字线的电位低于电源电压。

17.根据权利要求15所述的半导体存储装置，其特征在于，在向上述存储单元进行数据写入时，施加给上述存储单元的存储单元电源的电位低于电源电压。

18.根据权利要求15所述的半导体存储装置，其特征在于，在向上述存储单元进行数据写入时，施加给上述列选择电路的写控制信号的电位低于电源电压。

19.根据权利要求15所述的半导体存储装置，其特征在于，在向上述存储单元进行数据写入前来自上述预充电路的输出电位低于电源电压。

20.根据权利要求19所述的半导体存储装置，其特征在于，构成上述预充电路的晶体管中的与上述位线相连接的晶体管的极性按N沟道型构成。

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