CN109147841A - 具有连接到pmosfet接头的源极和漏极的阻抗元件的电路 - Google Patents

具有连接到pmosfet接头的源极和漏极的阻抗元件的电路 Download PDF

Info

Publication number
CN109147841A
CN109147841A CN201810674285.5A CN201810674285A CN109147841A CN 109147841 A CN109147841 A CN 109147841A CN 201810674285 A CN201810674285 A CN 201810674285A CN 109147841 A CN109147841 A CN 109147841A
Authority
CN
China
Prior art keywords
pmosfet
impedor
circuit
memory
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810674285.5A
Other languages
English (en)
Inventor
陈·安迪·旺坤
庄耀功
李逸聪
陈欣宇
西瑞姆·迪亚加拉简
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ARM Ltd
Original Assignee
Advanced Risc Machines Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Risc Machines Ltd filed Critical Advanced Risc Machines Ltd
Publication of CN109147841A publication Critical patent/CN109147841A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

Abstract

一种生成电路实例以包括多个pMOSFET实例的方法，其中每个pMOSFET实例具有连接到一个或多个供电轨实例的源极端子实例。电路实例包括阻抗元件实例，其中每个阻抗元件实例连接到对应pMOSFET实例的源极端子实例和漏极端子实例。取决于一组要求，阻抗元件实例中的一个或多个处于高阻抗状态或低阻抗状态。

Description

具有连接到PMOSFET接头的源极和漏极的阻抗元件的电路
背景技术
为了降低功耗，电路可以在功率门控模块中采用接头pMOSFET(金属氧化物半导体场效应晶体管)，由此在不操作时可以将功率减小到电路的各个子块。然而，当各个驱动子块动态地接通和切断时，在接头pMOSFET上可能存在不需要的IR(电流-电阻乘积)电压降。
附图说明
本文参考附图描述各种技术的实现。然而，应该理解的是，附图仅示出了本文描述的各种实现，并不意味着限制本文描述的各种技术的实现。
图1示出了根据本文描述的各种实现的具有功率门控和功率去耦的电路。
图2示出了根据本文描述的各种实现的功率门控模块。
图3示出了根据本文描述的各种实现的功率去耦模块。
图4示出了根据本文描述的各种实现的功率门控模块或功率去耦模块。
图5示出了根据本文描述的各种实现的功率门控模块或功率去耦模块。
图6示出了根据本文描述的各种实现的存储器电路。
图7示出了根据本文描述的各种实现的用于设计和制造集成电路的流程图。
图8示出了根据本文描述的各种实现的用于设计和制造集成电路的流程图。
图9示出了用于实现根据本文描述的各种实现的方法的计算平台。
具体实施方式
在下面的描述中，术语“一些实现”的范围不限于意味着多于一个的实现，而是该范围可以包括一个实现，多于一个的实现或者可能全部实现。
本文描述的实现包括集成电路中的pMOSFET，其可以被配置成用于电源门控的接头pMOSFET或者被配置成去耦pMOSFET以减轻IR电压降。
图1示出了根据实现的电路100，其中电路100可以集成在单个芯片上或多个芯片上。为了便于说明，仅示出了若干个功能单元，其中功率门控被施加到功能块102，并且其中功率门控不被施加到功能块104。在一些实现中，可能不存在施加了功率门控的功能块，并且在其它实现中，全部或大部分功能块可以被功率门控。
功率门控模块106包括一个或多个接头开关以实现对功能块102的功率门控。实际上，接头开关可以包括一个或多个pMOSFET，并且将被称为接头pMOSFET。控制器108向功率门控模块106提供一个或多个控制信号。该一个或多个控制信号可以是施加到功率门控模块106内的各个接头pMOSFET的栅极端子的栅极电压信号。
供电轨109向图1中所示的各种模块提供功率。供电轨109的电压被表示为Vdd。当功率门控被施加到功能块102时，控制器108提供一个或多个控制信号以关断功率门控模块106中的接头pMOSFET。当处于功率门控模式时，功能块102有效地从供电轨109去耦，使得功耗显著降低。
功率去耦模块110包括配置成去耦电容器的一个或多个pMOSFET，其中去耦电容器可以被称为去耦pMOSFET。功率去耦模块110中的去耦pMOSFET连接在功能块104与供电轨109之间，并且减轻了提供给功能块104的供电电压中的电压降，其中当功能块104中的各个晶体管在正常操作期间从切断切换到接通时可能会引起电压降。
当去耦pMOSFET被配置成去耦电容器时，pMOSFET的栅极端子保持在逻辑电压电平低，其实际上可以处于或接近接地或衬底电压，表示为Vss并且在图1中标记为112。在一些实现中，控制器108可以被配置成向功率去耦模块110中的去耦pMOSFET的各个栅极端子提供低电压电平。在其它实现中，去耦pMOSFET的栅极端子可以直接连接到接地或衬底112。功率去耦模块110中的一个或多个去耦pMOSFET可以在结构上等同于功率门控模块106中的一个或多个接头pMOSFET。
图2示出了用于功率门控模块106的一个或多个接头pMOSFET的实现。为了便于说明，仅示出了标记为202和204的两个接头pMOSFET。接头pMOSFET的栅极端子由控制器108提供的控制信号进行控制。在接头pMOSFET 202和204的源极端子处提供的电压被标记为Vddi。电压Vddi是提供给各种电路块的内部供电电压，并且由于从接头pMOSFET 202和204的源极端子到漏极端子的电压降，其可能小于供电电压Vdd。在图2中，驱动器206(其可以是关键信号(critical signal)驱动器)代表接收内部供电电压Vddi的各种电路中的一些。
图3示出了用于功率去耦模块110的一个或多个去耦pMOSFET的实现。为了便于说明，仅示出了标记为302和304的两个去耦pMOSFET。去耦pMOSFET302和304可以用相同的设计参数制造为接头pMOSFET 202和204。去耦pMOSFET的栅极端子保持在低逻辑电平，其中低电压标称为接地或衬底电压Vss。
去耦pMOSFET的源极端子连接(或短接)到其漏极端子。该连接可以实现为金属层或多晶硅扩散中的金属互连件。在图3中，标记306和308表示这种互连件。当实现设计过程时，去耦pMOSFET 302和308可以以与接头pMOSFET 202和204相同的方式设计，但是其中在源极端子与它们相应的漏极端子之间引入了附加连接。
图4示出了用于功率门控模块106或功率去耦模块110的一个或多个pMOSFET的另一实现，其中为了便于说明，仅示出了标记为402和404的两个pMOSFET。在图3所示的实现中，与pMOSFET 402相关联的是熔丝元件406，其连接到pMOSFET 402的源极端子和漏极端子。类似地，熔丝元件408连接到pMOSFET 404的源极端子和漏极端子。
在图4的实现中，熔丝元件406和408的状态确定pMOSFET 402和408是被配置成用于功率门控模块106的接头pMOSFET，还是被配置成用于功率去耦模块110的去耦pMOSFET。如在本描述中所使用，熔丝元件可以是熔丝或反熔丝。当pMOSFET被配置成接头pMOSFET时，其对应熔丝元件被置于高阻抗状态，使得pMOSFET的源极端子和漏极端子彼此不连接。当pMOSFET被配置成去耦pMOSFET时，其对应熔丝元件被置于低阻抗状态，使得pMOSFET的源极端子和漏极端子彼此连接。当pMOSFET被配置成接头pMOSFET时，控制器向其栅极端子提供控制信号，而当pMOSFET被配置成去耦pMOSFET时，其栅极端子保持为低电平。
在熔丝元件是熔丝的情况下，通过烧断熔丝(开路)而将熔丝置于高阻抗状态，而在反熔丝的情况下，熔丝元件初始处于高阻抗状态。作为示例，熔丝元件406包括金属化，其中使用激光来切除金属化的一部分以形成开路。
图5示出了用于功率门控模块106或功率去耦模块110的一个或多个pMOSFET的另一实现，其中为了便于说明，仅示出了标记为502和504的两个pMOSFET。在图5所示的实现中，与pMOSFET 502相关联的是可编程阻抗元件506，其连接到pMOSFET 502的源极端子和漏极端子。类似地，可编程阻抗元件508连接到pMOSFET 504的源极端子和漏极端子。
用于实现图5中示出的可编程阻抗元件的状态确定pMOSFET502和504是被配置成接头pMOSFET还是被配置成去耦pMOSFET。编程信号可以被提供给可编程阻抗元件以编程它们的状态，其中当可编程阻抗元件处于高阻抗状态时，pMOSFET被配置成接头pMOSFET，而当可编程阻抗元件处于低阻抗状态时，pMOSFET被配置成去耦pMOSFET。
在实现中描述的接头pMOSFET和去耦pMOSFET可以位于存储器电路的各种子块中，如图6中所示，其中为了便于说明，并未示出存储器电路中典型存在的所有子块。在存储器电路602中，用于位单元阵列606和608的字驱动器604包括一个或多个pMOSFET 610，其中一个或多个pMOSFET 610可以被配置成接头pMOSFET或去耦pMOSFET，如关于先前描述的实现所讨论。一个或多个pMOSFET可以用作列多路复用器中的接头pMOSFET或去耦pMOSFET，如例如用列多路复用器610和一个或多个pMOSFET 612所说明。输入/输出(I/O)电路可以采用接头pMOSFET或去耦pMOSFET，诸如具有一个或多个pMOSFET 616的I/O电路614。用于存储器电路602的控制器电路618还可以包括一个或多个pMOSFET 620，其可以被配置成接头pMOSFET或去耦pMOSFET，并且输入驱动器电路622还可以包括一个或多个pMOSFET 622，其可以被配置成接头pMOSFET或去耦pMOSFET。
应该理解的是，图2中所示的实现是已经被配置成接头pMOSFET的pMOSFET的电路表示。即，图2的实现可以被视为与图4或图5的实现等效的电路，其中熔丝元件或可编程阻抗元件的状态被设置为使得各个pMOSFET被配置成接头pMOSFET。同样，图3中所示的实现是已经被配置成去耦pMOSFET的pMOSFET的电路表示。即，图3的实现可以被视为与图4或图5的实现等效的电路，其中熔丝元件或可编程阻抗元件的状态被设置为使得各个pMOSFET被配置成去耦pMOSFET。
此外，图3中示出的实现可以被视为图4的实现的示例，其中互连件306和308被视为熔丝元件。在这种情境下，用激光切割互连件306和308以将pMOSFET 302和304配置成接头pMOSFET与图4的实现相当，其中熔丝元件406和408被置于高阻抗状态。在互连件306和308上不采取任何动作将pMOSFET 302和304配置成去耦pMOSFET，与图4的实现相当，其中熔丝元件406和408被置于低阻抗状态。
图7是用于设计电路实例的流程图，其包括根据电路实例制造一个或多个光刻掩模。应该理解的是，电路实例由数据结构来表示，并且当提到电路实例时，各种电路组件(诸如例如pMOSFET)的实例化将通过它们的标准电路名称，而不必使用具有该名称的限定词“实例”或“实例化”来引用。例如，在描述电路实例时，不是指pMOSFET实例或pMOSFET的实例化，而是简单地参考pMOSFET。从上下文中清楚的是，在这种情况下，对电路组件的引用是对该电路组件的实例化的引用。
在步骤702中，生成电路实例，其中多个pMOSFET可以被配置成接头pMOSFET或去耦pMOSFET。pMOSFET的源极端子连接到一个或多个供电轨。在步骤704中，进一步生成电路实例以包括阻抗元件，其中对应于每个可配置pMOSFET的是连接到其源极端子和其漏极端子的阻抗元件。例如，熔丝元件406或可编程电阻器506是阻抗元件的示例。
在步骤706中，取决于可由客户提供的一组要求，pMOSFET被配置成接头pMOSFET或去耦pMOSFET。对于其中将pMOSFET被配置成接头pMOSFET的情况，在步骤708中阻抗元件被配置成处于高阻抗状态，并且在步骤710中pMOSFET被配置成使得它们的栅极端子连接到控制器(例如图1的控制器108)。
对于其中pMOSFET被配置成去耦pMOSFET的情况，在步骤712中，阻抗元件被配置成处于低阻抗状态。此外，在步骤714中，pMOSFET被配置成使得它们的栅极端子连接到低电压，这意味着当电路操作时，具有逻辑电平低的电压被提供给栅极端子。
在步骤716中，基于生成的电路实例制造一个或多个光刻掩模，使得用根据电路实例的电路来制造晶片制成。
图8是用于设计电路实例的流程图，其包括根据电路实例制造一个或多个光刻掩模，并且还包括将pMOSFET配置成接头pMOSFET或去耦pMOSFET的附加步骤。在步骤802中，生成具有可配置pMOSFET的电路实例，其中可配置pMOSFET的源极端子连接到一个或多个供电轨。在步骤804中，进一步生成电路实例以包括阻抗元件，其中对应于每个可配置pMOSFET的是连接到其源极端子和其漏极端子的阻抗元件。在步骤806中，根据电路实例制造一个或多个掩模，并且在步骤808中基于一个或多个掩模制造晶片(或芯片)。
在制造集成电路时，取决于阻抗元件的类型以及客户希望将pMOSFET配置成接头pMOSFET还是去耦pMOSFET，可以采取各种步骤。这由步骤809表示，其中阻抗元件可以以由步骤810、812和814指示的若干种方式来配置。在步骤810中，阻抗元件可以是熔丝元件，其中熔丝元件的状态根据一组要求(诸如客户要求)进行设置。例如，如前所述，如果其对应pMOSFET将被配置成接头pMOSFET，则熔丝元件可以被设置为高阻抗状态，而如果其对应pMOSFET将被配置成去耦pMOSFET，则熔丝元件可以被设置为低阻抗状态。
在步骤812中，阻抗元件可以是互连件，在这种情况下，其对应pMOSFET将被配置成接头pMOSFET的那些互连件被切割。在步骤814中，阻抗元件是可编程电阻器，并且可编程电阻器被编程为处于高阻抗或低阻抗状态，使得其对应pMOSFET分别被配置成接头pMOSFET或去耦pMOSFET。
在一些实现中，根据步骤702和704或步骤802和804制造的所有可配置pMOSFET可以被配置成接头pMOSFET或去耦pMOSFET。其它实现可以使得根据步骤702和704或者步骤802和804制造的集成电路中的pMOSFET可以被配置成使得一些pMOSFET被配置成接头pMOSFET并且一些pMOSFET被配置成去耦pMOSFET。
图7和图8的用于生成用于掩模的电路实例和文件的流程图中所示的许多步骤可以由诸如图9中所示的可编程计算平台来执行。图9示出了处理器902，其通过互连件或总线904方式耦合到诸如网络接口906、用户接口908、图形处理器910和系统存储器912之类的各种其它功能单元。处理器902表示一个或多个处理器，每个处理器包括一个或多个处理器内核。系统存储器912可以是存储器层级的一部分，或者存储器层级的一些组件可以与处理器902嵌入在相同的芯片上。模块914示出存储在存储器912中的指令，所述指令当由处理器902执行时，使得图9的可编程计算平台生成关于图7或图8的过程描述的电路实例(布局)。
本文描述的各种技术的实现可以用许多通用或专用计算系统环境或配置来操作。可适用于本文描述的各种技术的计算系统、环境和/或配置的示例包括但不限于个人计算机、服务器计算机、手持式或膝上型设备、多处理器系统、基于微处理器系统、机顶盒、可编程消费电子产品、网络PC、小型计算机、大型计算机、智能电话、平板电脑、可穿戴计算机、云计算系统、虚拟计算机、船用电子设备等。
本文描述的各种技术可以在由计算机执行的诸如程序模块的计算机可执行指令的一般背景下实现。程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等。此外，每个程序模块可以以其自己的方式实现，并且都不需要以相同的方式实现。虽然程序模块可以在单个计算系统上执行，但是应该理解，在一些实现中，程序模块可以在适于彼此通信的分离的计算系统或设备上实现。程序模块也可以是硬件和软件的某种组合，其中由程序模块执行的特定任务可以通过硬件、软件或两者的某种组合来完成。
本文描述的各种技术可以在分布式计算环境中实现，其中任务由通过通信网络链接的远程处理设备执行，例如通过硬连线链路、无线链路或其各种组合。在分布式计算环境中，程序模块可以位于本地和远程计算机存储介质中，包括例如存储器存储设备等。
此外，本文提供的讨论可以被认为是针对某些特定的实现。应该理解的是，本文提供的时论是为了使本领域普通技术人员能够制造和使用本文中由权利要求的主题所定义的任何主题的目的而提供的。权利要求的主题应该旨在不限于本文提供的实现和说明，而是包括那些实现的修改形式，包括根据权利要求的不同实现的实现部分和要素组合。应该理解的是，在任何这样的实现的开发中，如在任何工程或设计项目中一样，为了实现开发者的特定目标(诸如符合系统相关和商业相关的约束)，可以作出许多实现特定的决定，实现特定的决定在一个实现与另一个实现之间可以不同。此外，应该理解的是，这样的开发工作可能是复杂且耗时的，但对于受益于本公开的普通技术人员来说，仍然是设计、制作和制造的常规任务。
本文描述的是一种方法的各种实现，包括：生成电路实例以包括多个pMOSFET实例，其中每个pMOSFET实例具有连接到一个或多个供电轨实例的源极端子实例；生成电路实例以包括阻抗元件实例，其中每个阻抗元件实例连接到对应pMOSFET实例的源极端子实例和漏极端子实例；取决于一组要求，生成电路实例以指示阻抗元件实例中的一个或多个处于高阻抗状态或低阻抗状态；以及根据所生成的电路实例制造一个或多个掩模。
本文描述的是一种方法的各种实现，包括：生成电路实例以包括多个pMOSFET实例，其中每个pMOSFET实例具有连接到一个或多个供电轨实例的源极端子实例；生成电路实例以包括阻抗元件实例，其中每个阻抗元件实例连接到对应pMOSFET实例的源极端子实例和漏极端子实例；根据生成的电路实例制造一个或多个掩模；基于一个或多个掩模制造集成电路，该集成电路包括根据pMOSFET实例的pMOSFET和根据阻抗元件实例的阻抗元件；以及在制造集成电路之后，将每个阻抗元件配置成具有高阻抗或低阻抗。
本文描述的是存储器电路的各种实现，包括：一个或多个供电轨；字驱动器；多个输入/输出电路；多个列复用器；多个pMOSFET，该多个pMOSFET中的每个pMOSFET具有连接到一个或多个供电轨中的至少一个的源极端子、栅极端子和耦合到字驱动器、输入/输出电路或列多路复用豁的漏极端子；多个阻抗元件，每个阻抗元件连接到多个pMOSFET中的对应pMOSFET的源极端子和漏极端子，其中每个阻抗元件可被配置成具有低阻抗或高阻抗；以及控制器，用于提供控制电压，其中多个pMOSFET中的每个pMOSFET可以被配置成使其栅极端子连接到控制器或当电路操作时保持在低电压。
已经详细参考了各种实现，其示例在附图和图中示出。阐述了许多具体细节以提供对本文提供的本公开的透彻理解。然而，本文提供的本公开可以在没有这些具体细节的情况下实施。在一些其它情况下，众所周知的方法、过程、组件、电路和网络未被详细描述，以免不必要地模糊实现的细节。
如果使用一个或多个电路来实现实现的一些或全部实例，则可以参考电路或电路元件的节点或端子作为输入端口或输出端口。对于其中端口为双端子结构的电路(例如，建模为集总参数系统的电路)，阐述的节点或端子形成双端子结构的一个端子，其中应当理解的是，接地轨(或基板)用作双端子结构的另一个端子。
还应该理解的是，虽然术语第一、第二等可以在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件和另一个元件。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。第一元件和第二元件分别是元件二者，但它们不被视为相同元件。
本文提供的对本公开的描述中使用的术语是用于描述特定实现的目的，而不旨在限制本文提供的本公开。如在本文提供的本公开的描述和所附权利要求书中所使用的，除非上下文另外明确指出，否则单数形式“一”、“一个”和“该”旨在也包括复数形式。本文使用的术语“和/或”是指并且包括一个或多个相关联的所列项目的任何和所有可能的组合。当在本说明书中使用时，术语“包括”、“包含”，“含”和/或“含有”指定所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合。
如本文所使用，取决于上下文，术语“如果”可以被解释为意指“当…时”或“在…之后”或“响应于确定”或“响应于检测”。类似地，短语“如果它被确定”或“如果检测到[所述状况或事件]”可被解释为意指“在确定之后”或“响应于确定”或“在检测到[所述状况或事件]之后”或“响应于检测到[所述状况或事件]”，这取决于上下文。术语“上”和“下”；“上方”和“下方”；“向上”和“向下”；“下面”和“上面”；以及指示在给定点或元件上面或下面的相对位置的其它类似术语可以结合本文所述的各种技术的一些实现来使用。
虽然前述内容针对本文描述的各种技术的实现，但是可以根据本文本公开来设计其它和另外的实现，其可以由随后的权利要求确定。
虽然已经用专用于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求中限定的主题不一定限于上面描述的特定特征或动作。更确切地说，本文描述的特定特征和动作作为实现权利要求的示例形式进行公开。

Claims (20)

1.一种方法，包括：
生成电路实例以包括多个pMOSFET实例，其中每个pMOSFET实例具有连接到一个或多个供电轨实例的源极端子实例；
生成所述电路实例以包括阻抗元件实例，其中每个阻抗元件实例连接到对应pMOSFET实例的源极端子实例和漏极端子实例；
取决于一组要求，生成所述电路实例以指示所述阻抗元件实例中的一个或多个处于高阻抗状态或低阻抗状态；以及
根据所述生成的电路实例制造一个或多个掩模。
2.根据权利要求1所述的方法，还包括：
生成所述电路实例以包括耦合到那些pMOSFET实例的栅极端子的控制器实例，其对应阻抗元件实例处于高阻抗状态；以及
生成电路实例以指示那些pMOSFET实例的栅极端子上的低电压，其对应阻抗元件实例处于低阻抗状态。
3.根据权利要求2所述的方法，其中，所述电路实例包括存储器实例。
4.根据权利要求3所述的方法，其中，所述存储器实例包括字驱动器实例，其中连接到所述字驱动器实例的是所述pMOSFET实例中的至少一个。
5.根据权利要求3所述的方法，其中，所述存储器实例包括多个列多路复用器实例，其中连接到每个列多路复用器实例的是所述pMOSFET实例中的至少一个。
6.根据权利要求3所述的方法，其中，所述存储器实例包括多个输入/输出实例，其中连接到每个输入/输出实例的是所述pMOSFET实例中的至少一个。
7.根据权利要求1所述的方法，其中，所有所述阻抗元件实例都被指示为具有高阻抗或低阻抗。
8.根据权利要求1所述的方法，其中，所述阻抗元件实例中的至少一个是熔丝元件实例。
9.根据权利要求1所述的方法，其中，所述阻抗元件实例中的至少一个是互连件实例。
10.根据权利要求1所述的方法，其中，所述阻抗元件实例中的至少一个是可编程电阻器实例。
11.根据权利要求1所述的方法，其中，所述电路实例由存储在计算机存储器中的数据结构表示。
12.一种方法，包括：
生成电路实例以包括多个pMOSFET实例，其中每个pMOSFET实例具有连接到一个或多个供电轨实例的源极端子实例；
生成所述电路实例以包括阻抗元件实例，其中每个阻抗元件实例连接到对应pMOSFET实例的源极端子实例和漏极端子实例；
根据所述生成的电路实例制造一个或多个掩模；
基于所述一个或多个掩模制造集成电路，所述集成电路包括根据所述pMOSFET实例的pMOSFET和根据所述阻抗元件实例的阻抗元件；以及
在制造所述集成电路之后，将每个阻抗元件配置成具有高阻抗或低阻抗。
13.根据权利要求12所述的方法，其中，在制造所述集成电路中，控制器耦合到那些pMOSFET的栅极端子，其对应阻抗元件处于高阻抗状态，并且其中，低电压被提供给那些pMOSFET的栅极端子，其对应阻抗元件处于低阻抗状态。
14.根据权利要求12所述的方法，其中，所述集成电路包括存储器电路。
15.根据权利要求14所述的方法，其中，所述存储器电路包括字驱动器，其中，连接到所述字驱动器的是所述pMOSFET中的至少一个。
16.根据权利要求14所述的方法，
其中，所述存储器电路包括多个列多路复用器，其中，连接到每个列多路复用器的是所述pMOSFET中的至少一个；以及
其中，所述存储器实例包括多个输入/输出电路，其中，连接到每个输入/输出电路的是所述pMOSFET中的至少一个。
17.根据权利要求12所述的方法，其中，每个阻抗元件是互连件，所述方法还包括：
在制造所述集成电路之后，切割每个互连件。
18.根据权利要求12所述的方法，其中，每个阻抗元件是熔丝元件，所述方法还包括：
在制造所述集成电路之后，将每个熔丝元件设置为低阻抗或高阻抗。
19.根据权利要求12所述的方法，其中，每个阻抗元件是可编程电阻器，所述方法还包括：
在制造所述集成电路之后，将每个可编程电阻器编程为低阻抗或高阻抗。
20.一种存储器电路，包括：
一个或多个供电轨；
字驱动器；
多个输入/输出电路；
多个列复用器；
多个pMOSFET，所述多个pMOSFET中的每个pMOSFET具有连接到所述一个或多个供电轨中的至少一个的源极端子、栅极端子和耦合到所述字驱动器、输入/输出电路或列多路复用器的漏极端子；
多个阻抗元件，每个阻抗元件连接到所述多个pMOSFET中的对应pMOSFET的源极端子和漏极端子，其中每个阻抗元件可以被配置成具有低阻抗或高阻抗；以及
控制器，用于提供控制电压，其中所述多个pMOSFET中的每个pMOSFET可以被配置成使其栅极端子连接到所述控制器或当所述电路操作时保持在低电压。
CN201810674285.5A 2017-06-28 2018-06-26 具有连接到pmosfet接头的源极和漏极的阻抗元件的电路 Pending CN109147841A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/636,428 2017-06-28
US15/636,428 US10177760B1 (en) 2017-06-28 2017-06-28 Circuit with impedance elements connected to sources and drains of pMOSFET headers

Publications (1)

Publication Number Publication Date
CN109147841A true CN109147841A (zh) 2019-01-04

Family

ID=64739209

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810674285.5A Pending CN109147841A (zh) 2017-06-28 2018-06-26 具有连接到pmosfet接头的源极和漏极的阻抗元件的电路

Country Status (2)

Country Link
US (1) US10177760B1 (zh)
CN (1) CN109147841A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5513142A (en) * 1993-12-28 1996-04-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for maintaining level of signal line
US6140862A (en) * 1998-02-16 2000-10-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor circuit device having internal power supply circuit
US6327208B1 (en) * 1999-11-29 2001-12-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having self refresh mode
CN101047026A (zh) * 2006-03-29 2007-10-03 松下电器产业株式会社 半导体存储器件
CN101465160A (zh) * 2007-12-19 2009-06-24 松下电器产业株式会社 半导体存储装置
US20100054030A1 (en) * 2008-08-28 2010-03-04 Ovonyx, Inc. Programmable resistance memory
CN102163604A (zh) * 2010-02-23 2011-08-24 上海贝岭股份有限公司 一种电阻修正电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5317900B2 (ja) * 2009-09-14 2013-10-16 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5513142A (en) * 1993-12-28 1996-04-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for maintaining level of signal line
US6140862A (en) * 1998-02-16 2000-10-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor circuit device having internal power supply circuit
US6327208B1 (en) * 1999-11-29 2001-12-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having self refresh mode
CN101047026A (zh) * 2006-03-29 2007-10-03 松下电器产业株式会社 半导体存储器件
CN101465160A (zh) * 2007-12-19 2009-06-24 松下电器产业株式会社 半导体存储装置
US20100054030A1 (en) * 2008-08-28 2010-03-04 Ovonyx, Inc. Programmable resistance memory
CN102163604A (zh) * 2010-02-23 2011-08-24 上海贝岭股份有限公司 一种电阻修正电路

Also Published As

Publication number Publication date
US20190007043A1 (en) 2019-01-03
US10177760B1 (en) 2019-01-08

Similar Documents

Publication Publication Date Title
US7941776B2 (en) Method of IC design optimization via creation of design-specific cells from post-layout patterns
Bahar et al. Architectures for silicon nanoelectronics and beyond
CN105024686B (zh) 半导体芯片
US8716809B2 (en) Hardened programmable devices
US20140353842A1 (en) Wide pin for improved circuit routing
US20140327153A1 (en) Standard cell connection for circuit routing
KR20180035526A (ko) 반도체 장치의 설계 방법
US20080040091A1 (en) Method and apparatus of simulating a semiconductor integrated circuit at gate level
JP2008041097A5 (zh)
US20130272126A1 (en) Congestion aware routing using random points
US20040060019A1 (en) Method and apparatus for hierarchical clock tree analysis
Signorini et al. Present and future of I/O-buffer behavioral macromodels
CN109075793A (zh) 用来减小可编程逻辑器件中结构化多路选择器占用空间并提高其良率的系统和方法
CN109147841A (zh) 具有连接到pmosfet接头的源极和漏极的阻抗元件的电路
US20190384869A1 (en) Integrated system of pdn implementation and digital co-synthesis
US20050229141A1 (en) Method and apparatus for creating a mask-programmable architecture from standard cells
JP2004054522A (ja) 半導体装置の同時スイッチングノイズ評価方法
US11017138B2 (en) Timing analysis for parallel multi-state driver circuits
CN113853604A (zh) 用于异步可编程门阵列设备的系统和方法
US6774667B1 (en) Method and apparatus for a flexible chargepump scheme for field-programmable gate arrays
CN109033481A (zh) 门阵列标准单元库、芯片设计系统及设计方法
JP4855283B2 (ja) 半導体集積回路の設計装置
US7861197B2 (en) Method of verifying design of logic circuit
US9329608B1 (en) Programmable integrated circuits with decoupling capacitor circuitry
Lawson et al. Evolving hierarchical low disruption fault tolerance strategies for a novel programmable device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination