JP2015088209A - 半導体記憶装置及びそれに用いられる回路装置 - Google Patents
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Abstract
Description
本発明は、フラッシュメモリー等の不揮発メモリーや、DRAM(Dynamic Random Access Memory)等のRAMを含む各種の半導体記憶装置に適用可能であるが、以下においては、一例として、本発明をフラッシュメモリーに適用した実施形態について説明する。
図1は、本発明の各実施形態に係る半導体記憶装置の構成例を示すブロック図である。この半導体記憶装置は、メモリーセルアレイ10と、メモリー制御回路20と、電源回路30と、ワード線駆動電圧生成回路40と、ワード線駆動回路50と、ソース線駆動回路60とを含んでいる。ここで、少なくともワード線駆動電圧生成回路40が、複数のメモリーセルに接続されたワード線を駆動するワード線ドライバーに電源電位を供給する回路装置を構成している。さらに、この回路装置は、メモリー制御回路20を含んでも良い。
図2は、本発明の第1の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。図2には、図1に示すワード線駆動電圧生成回路40に加えて、ワード線駆動回路50の一部、ソース線駆動回路60の一部、及び、メモリーセルアレイ10の一部が示されている。
次に、本発明の第2の実施形態について説明する。
図3は、本発明の第2の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。第2の実施形態においては、メモリーセルアレイを構成する複数行のメモリーセルが、複数のブロックに分割されて駆動される。例えば、メモリーセルアレイを構成する2048行のメモリーセルが、16個のブロックに分割される。その場合には、1つのブロックが、128行のメモリーセルを含むことになる。
次に、本発明の第3の実施形態について説明する。
図4は、本発明の第3の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。第3の実施形態は、第1又は第2の実施形態の変形例であり、半導体基板において、トリプルウエル構造の替りに、一般的なツインウエル構造又はシングルウエル構造が用いられる。その他の点に関しては、第1又は第2の実施形態におけるのと同様である。
Claims (8)
- 複数のメモリーセルに接続されたワード線を駆動するNチャネルトランジスターを含むワード線ドライバーに電源電位を供給する回路装置であって、
第1のノードと第2のノードとの間に電気的に接続されたトランジスターと、
前記第2のノードに電気的に接続され、前記第1のノードから前記第2のノードに供給された第1の電源電位を下降させて、前記ワード線ドライバーの前記Nチャネルトランジスターのソースに供給される第2の電源電位を生成するブートストラップ回路と、
を含む回路装置。 - メモリーセルアレイを構成する複数のブロックのメモリーセルに接続されたワード線を駆動する複数群のワード線ドライバーと前記第2のノードとの間に電気的にそれぞれ接続され、ゲート電位に従って、前記複数群の内から選択された少なくとも一群のワード線ドライバーの前記Nチャネルトランジスターのソースに第2の電源電位を供給する複数の第2のトランジスターと、
前記複数群のワード線ドライバーと前記第1のノードとの間に電気的にそれぞれ接続され、ゲート電位に従って、前記複数群の内から選択された少なくとも一群のワード線ドライバーの前記Nチャネルトランジスターのソースに第1の電源電位を供給する複数の第3のトランジスターと、
をさらに含む、請求項1記載の回路装置。 - 一群のワード線ドライバーに電気的に接続された前記第2のトランジスターと前記第3のトランジスターとの内の一方をオンさせて他方をオフさせる制御回路をさらに含む、請求項2記載の回路装置。
- 前記制御回路が、選択されたメモリーセルを含む1つのブロックのメモリーセルに接続されたワード線を駆動する一群のワード線ドライバーについて、前記第2のトランジスターをオンさせて前記第3のトランジスターをオフさせると共に、他の群のワード線ドライバーについて、前記第3のトランジスターをオンさせて前記第2のトランジスターをオフさせる、請求項3記載の回路装置。
- 前記制御回路が、前記複数のブロックのメモリーセルと一群のビット線との間に電気的にそれぞれ接続された複数群のトランジスターの内で、選択されたメモリーセルを含む1つのブロックのメモリーセルと前記一群のビット線との間に電気的に接続された一群のトランジスターをオンさせて、他の群のトランジスターをオフさせる、請求項4記載の回路装置。
- 前記複数の第2のトランジスター及び前記複数の第3のトランジスターがNチャネルトランジスターであり、前記複数の第2のトランジスター及び前記複数の第3のトランジスターのバックゲートに、前記第2のノードから第2の電源電位が供給される、請求項2〜5のいずれか1項記載の回路装置。
- 前記複数の第2のトランジスター及び前記複数の第3のトランジスターがNチャネルトランジスターであり、前記複数の第2のトランジスター及び前記複数の第3のトランジスターのバックゲートに、前記第1のノードから第1の電源電位が供給される、請求項2〜5のいずれか1項記載の回路装置。
- 複数のメモリーセルと、
前記複数のメモリーセルに接続されたワード線を駆動するNチャネルトランジスターを含むワード線ドライバーと、
前記ワード線ドライバーに電源電位を供給する請求項1〜7のいずれか1項記載の回路装置と、
を含む半導体記憶装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016170847A (ja) * | 2015-03-16 | 2016-09-23 | セイコーエプソン株式会社 | 半導体集積回路装置及びそれを用いた電子機器 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02301095A (ja) * | 1989-04-26 | 1990-12-13 | Internatl Business Mach Corp <Ibm> | 半導体メモリのためのワード線電圧ブースト・クロツク回路 |
WO2004093091A1 (ja) * | 2003-04-17 | 2004-10-28 | Fujitsu Limited | 不揮発性半導体記憶装置 |
JP2009146521A (ja) * | 2007-12-14 | 2009-07-02 | Sharp Corp | 不揮発性半導体記憶装置のワード線駆動回路 |
JP2011187117A (ja) * | 2010-03-08 | 2011-09-22 | Seiko Epson Corp | 記憶装置、集積回路装置及び電子機器 |
JP2012174315A (ja) * | 2011-02-23 | 2012-09-10 | Seiko Epson Corp | ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器 |
US20130235679A1 (en) * | 2012-03-09 | 2013-09-12 | Atmel Corporation | Boosting Memory Reads |
-
2013
- 2013-11-01 JP JP2013227961A patent/JP6201646B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02301095A (ja) * | 1989-04-26 | 1990-12-13 | Internatl Business Mach Corp <Ibm> | 半導体メモリのためのワード線電圧ブースト・クロツク回路 |
WO2004093091A1 (ja) * | 2003-04-17 | 2004-10-28 | Fujitsu Limited | 不揮発性半導体記憶装置 |
JP2009146521A (ja) * | 2007-12-14 | 2009-07-02 | Sharp Corp | 不揮発性半導体記憶装置のワード線駆動回路 |
JP2011187117A (ja) * | 2010-03-08 | 2011-09-22 | Seiko Epson Corp | 記憶装置、集積回路装置及び電子機器 |
JP2012174315A (ja) * | 2011-02-23 | 2012-09-10 | Seiko Epson Corp | ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器 |
US20130235679A1 (en) * | 2012-03-09 | 2013-09-12 | Atmel Corporation | Boosting Memory Reads |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016170847A (ja) * | 2015-03-16 | 2016-09-23 | セイコーエプソン株式会社 | 半導体集積回路装置及びそれを用いた電子機器 |
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