KR20020076433A - 전압 발생회로 및 방법 - Google Patents

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Abstract

본 발명은 전압 발생 회로 및 방법을 공개한다. 이 회로는 프리차지 동작시에 펌핑 노드 및 전압 전송 제어 노드를 프리차지하기 위한 프리차지 회로, 액티브 동작시에 펌핑 노드를 펌핑하기 위한 전압 펌핑 회로, 액티브 동작시에 전압 전송 제어 노드의 신호에 응답하여 펌핑 노드의 전압을 전압 발생 노드로 전송하기 위한 전압 전송 회로, 및 프리차지 동작시에 펌핑 노드의 전압 변화에 따라 전압 전송 제어 노드의 전압을 변화시키고, 액티브 동작시에 펌핑 노드와 전압 전송 제어 노드사이의 전류 흐름을 차단하는 역류 방지 회로로 구성되어 있다. 따라서, 액티브 동작에서 프리차지 동작으로 전환시에 펌핑 노드의 전압이 순간적으로 상승하거나 하강하더라도 전압 발생 노드로부터 펌핑 노드로 전류가 역류하지 않게 됨으로써 장치의 동작 성능을 향상시킬 수 있다.

Description

전압 발생회로 및 방법{Voltage generating circuit and method}
본 발명은 전압 발생회로에 관한 것으로, 특히 장치 내부에서 필요로하는 전원전압보다 높은 고전압 및 접지전압보다 낮은 저전압을 발생하기 위한 전압 발생회로 및 방법에 관한 것이다.
종래의 반도체 메모리 장치는 전원전압보다 높은 고전압을 발생하기 위한 고전압 발생회로 및 접지전압보다 낮은 저전압을 발생하기 위한 저전압 발생회로를 구비하여 구성되어 있다.
또한, 일반적인 배터리를 전원으로 사용하는 장치들은 배터리 전압보다 높은 전압을 발생하기 위한 고전압 발생회로 또는 배터리 전압보다 낮은 전압을 발생하기 위한 저전압 발생회로를 구비하고 있다.
그런데, 종래의 반도체 메모리 장치의 전압 발생회로는 액티브 동작시에 펌핑 노드의 전압을 전압 발생 노드로 전달하고 난 후, 프리차지 동작으로 전환시에 짧은 기간동안 전압 발생 노드로부터 펌핑 노드로 전류가 역류하는 현상이 발생하게 되고, 이로 인해서 반도체 메모리 장치의 동작 성능이 저하되게 된다는 문제점이 있었다.
본 발명의 목적은 액티브 동작에서 프리차지 동작으로 전환시에 전압 발생 노드로부터 펌핑 노드로 전류가 역류하는 현상을 제거할 수 있는 전압 발생회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 전압 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 전압 발생회로는 프리차지 동작시에 펌핑 노드 및 전압 전송 제어 노드를 프리차지하기 위한 프리차지 수단, 액티브 동작시에 상기 펌핑 노드를 펌핑하기 위한 전압 펌핑 수단, 상기 액티브 동작시에 상기 전압 전송 제어 노드의 신호에 응답하여 상기 펌핑 노드의 전압을 전압 발생 노드로 전송하기 위한 전압 전송 수단, 및 상기 프리차지 동작시에 상기 펌핑 노드의 전압 변화에 따라 상기 전압 전송 제어 노드의 전압을 변화시키고, 상기 액티브 동작시에 상기 펌핑 노드와 상기 전압 전송 제어 노드사이의 전류 흐름을 차단하는 역류 방지 수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 일실시예의 전압 발생회로는 프리차지 동작시에 제1 및 제2제어신호에 응답하여 펌핑 노드 및 전압 전송 제어 노드를 프리차지하기 위한 프리차지 수단, 액티브 동작시에 상기 펌핑 노드를 제1승압 전압으로 승압하기 위한 제1승압수단, 상기 액티브 동작시에 상기 펌핑 노드를 제2승압 전압으로 승압하기 위한 제2승압 수단, 상기 액티브 동작시에 상기 전압 전송 제어 노드의 전압을 승압하기 위한 제3승압 수단, 상기 액티브 동작시에 상기 전압 전송 제어 노드의 전압에 응답하여 상기 펌핑 노드의 전하를 고전압 발생 노드로 전송하기 위한 고전압 전송 수단, 및 상기 프리차지 동작시에 펌핑 노드의 전압 변화에 따라 상기 전압 전송 제어 노드의 전압을 변화시키고, 상기 액티브 동작시에 상기 펌핑 노드와 상기 전압 전송 제어 노드사이의 전류 흐름을 차단하는 역류 방지 수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예의 전압 발생회로는 프리차지 동작시에 제1 및 제2제어신호에 응답하여 펌핑 노드 및 전압 전송 제어 노드를 프리차지하기 위한 프리차지 수단, 액티브 동작시에 상기 펌핑 노드를 감압하기 위한 제1감압 수단, 상기 액티브 동작시에 상기 전압 전송 제어 노드의 전압을 감압하기 위한 제2감압 수단, 상기 액티브 동작시에 상기 전압 전송 제어 노드의 전압에 응답하여 상기 펌핑 노드의 전하를 저전압 발생 노드로 전송하기 위한 저전압 전송 수단, 및 상기 프리차지 동작시에 상기 펌핑 노드의 전압 변화에 따라 상기 전압 전송 제어 노드의 전압을 변화시키고, 상기 액티브 동작시에 상기 펌핑 노드와 상기 전압 전송 제어 노드사이의 전류 흐름을 차단하는 역류 방지 수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 전압 발생방법은 액티브 동작시에 펌핑 노드 및 전압 전송 제어 노드를 펌핑하는 단계, 상기 액티브 동작에서 프리차지 동작으로 전환시에 상기 펌핑 노드의 전압 변화에 응답하여 상기 전압 전송 제어 노드의 전압을 변화하는 단계, 및 상기 프리차지 동작시에 상기 펌핑 노드 및 상기 전압 전송 제어 노드를 프리차지하는 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 고전압 발생회로의 실시예의 회로도이다.
도2는 도1에 나타낸 고전압 발생회로의 동작을 설명하기 위한 동작 파형도이다.
도3은 종래의 저전압 발생회로의 실시예의 회로도이다.
도4는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 파형도이다.
도5는 본 발명의 고전압 발생회로의 실시예의 회로도이다.
도6은 도5에 나타낸 회로의 동작을 설명하기 위한 동작 파형도이다.
도7는 본 발명의 저전압 발생회로의 실시예의 회로도이다.
도8은 도7에 나타낸 회로의 동작을 설명하기 위한 동작 파형도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 전압 발생회로 및 방법을 설명하기 전에 종래의 전압 발생회로를 설명하면 다음과 같다.
도1은 종래의 고전압 발생회로의 실시예의 회로도로서, 제1 및 2지연회로들(10, 12), 제1 및 2레벨 쉬프터들(14, 16), NOR게이트들(NOR1, NOR2), 인버터들(I1 ~ I8), NMOS캐패시터들(NC1 ~ NC5), 및 NMOS트랜지스터들(N1 ~ N7)로 구성되어 있다.
도1에 나타낸 바와 같이, 제1 및 2지연회로들(10, 12), NOR게이트들(NOR1, NOR2), NAND게이트(NA1), 및 인버터들(I3, I4, I5, I6)의 전원전압으로 외부 전원전압(VEXT)이 인가되고, 인버터들(I1, I2, I7, I8) 및 제1 및 2레벨 쉬프터들(14,16)의 전원전압으로 고전압(VPP)이 인가되어 구성되어 있다.
도1에서, 제1, 2지연회로들(10, 12), NOR게이트들(NOR1, NOR2), 제1, 2레벨 쉬프터들(14, 16), NAND게이트(NA1), 인버터들(I1 ~ I8), NMOS캐패시터들(NC1, NC2), 및 NMOS트랜지스터들(N1, N2)은 고전압 발생회로의 승압 동작을 제어하기 위한 제어신호들을 발생하기 위한 회로의 구성을 나타낸다. NMOS트랜지스터들(N3, N4, N6)은 프리차지 동작시에 신호들(n8, n10, n13)을 프리차지하기 위한 회로 구성을, NMOS캐패시터(NC3) 및 NMOS트랜지스터(N5)는 액티브 동작시에 펌핑 노드의 신호(n10)를 1차적으로 승압하기 위한 제1승압 회로의 구성을, NMOS캐패시터(NC4)는 액티브 동작시에 펌핑 노드의 신호(n10)를 2차적으로 승압하기 위한 제2승압 회로 구성을 각각 나타낸다. NMOS캐패시터(NC5)는 액티브 동작시에 신호(n13)를 승압하기 위한 승압 회로의 구성을, NMOS트랜지스터(N7)은 액티브 동작시에 펌핑 노드의 신호(n10)를 고전압 발생 노드로 전송하기 위한 고전압 전송회로의 구성을 각각 나타낸다.
도1에 나타낸 회로의 기능을 설명하면 다음과 같다.
제1지연회로(10)는 펄스신호(EN)를 제1지연시간(d1)만큼 지연하여 신호(n1)를 발생한다. 제2지연회로(12)는 제1지연회로(10)의 출력신호를 제2지연시간(d2)만큼 지연하여 신호(n2)를 발생한다. NOR게이트(NOR1)는 펄스신호(EN)와 신호(n1)를 비논리합하여 신호(n3)를 발생한다. NOR게이트(NOR2)는 신호들(n2, n3)을 비논리합한다. NAND게이트(NA1)와 인버터(I6)로 구성된 회로는 신호들(n1, n2)을 논리곱한다. 제1 및 제2레벨 쉬프터들(14, 16) 각각은 NOR게이트(NOR2)와 인버터(I6)의 출력신호들의 레벨을 쉬프팅한다. 인버터(I1)는 제1레벨 쉬프터(14)의 출력신호를 반전하여 신호(n4)를 발생한다. 인버터(I2)는 인버터(I1)의 출력신호를 반전한다. NMOS캐패시터(NC1)는 인버터(I2)의 출력신호에 응답하여 신호(n5)를 외부 전원전압(VEXT) 레벨로 프리차지한다. NMOS트랜지스터(N1)는 신호(n4)에 응답하여 외부 전원전압(VEXT) 레벨의 신호(n5)를 발생한다. 인버터(I3)는 신호(n3)를 반전하여 신호(n7)를 발생한다. NMOS트랜지스터(N2)는 외부 전원전압(VEXT) 레벨의 신호(n6)를 발생한다. NMOS캐패시터(NC2)는 신호(n3)에 응답하여 신호(n6)의 레벨을 외부 전원전압(VEXT) 레벨로 프리차지한다. NMOS트랜지스터(N3)는 신호(n6)에 응답하여 외부 전원전압(VEXT) 레벨의 신호(n8)를 발생한다. NMOS캐패시터(NC3)는 신호(n7)에 응답하여 신호(n8)를 승압한다. NMOS트랜지스터(N5)는 신호(n5)에 응답하여 신호(n8)의 전하를 전송함으로써 펌핑 노드의 신호(n10)를 승압한다. NMOS트랜지스터(N4)는 신호(n6)에 응답하여 외부 전원전압(VEXT) 레벨의 신호(n10)를 발생한다. 인버터들(I4, I5)은 신호(n2)를 지연하여 신호(n9)를 발생한다. NMOS캐패시터(NC4)는 신호(n9)에 응답하여 신호(n10)을 승압한다. 인버터(I7)는 제2레벨 쉬프터(16)의 출력신호를 반전하여 신호(n11)를 발생한다. 인버터(I8)은 신호(n11)를 반전하여 신호(n12)를 발생한다. NMOS트랜지스터(N6)는 신호(n11)에 응답하여 외부 전원전압(VEXT) 레벨의 신호(n13)를 발생한다. NMOS캐패시터(NC5)는 신호(n12)에 응답하여 신호(n13)를 승압한다. NMOS트랜지스터(N7)는 신호(n13)에 응답하여 펌핑 노드의 신호(n10)의 전하를 전압 발생 노드로 전송한다.
도2는 도1에 나타낸 고전압 발생회로의 동작을 설명하기 위한 동작 파형도로서, 도2를 이용하여 도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
도2에서, 신호들(n1 ~ n13)은 도1에 나타낸 고전압 발생회로의 신호들을 각각 나타낸다.
외부 전원전압(VEXT)이 인가되고 접지전압(VSS) 레벨의 펄스신호(EN)가 인가되면, 제1지연회로(10)는 접지전압 레벨의 펄스신호(EN)를 제1지연시간(d1)만큼 지연하여 지연된 접지전압 레벨의 신호(n1)를 발생한다. 제2지연회로(12)는 신호(n1)를 제2지연시간(d2)만큼 지연하여 지연된 접지전압 레벨의 신호(n2)를 발생한다. NOR게이트(NOR1)는 접지전압 레벨의 펄스신호(EN)와 신호(n2)를 비논리합하여 외부 전원전압(VEXT) 레벨의 신호(n3)를 발생한다. NOR게이트(NOR2), 제1레벨 쉬프터(14), 및 인버터(I1)는 신호들(n2, n3)를 입력하여 고전압(VPP) 레벨의 신호(n4)를 발생한다. NMOS트랜지스터(N1)는 고전압(VPP) 레벨의 신호(n4)에 응답하여 신호(n5)를 외부 전원전압(VEXT) 레벨로 프리차지한다. 인버터(I3)는 외부 전원전압(VEXT) 레벨의 신호를 반전하여 접지전압(VSS) 레벨의 신호(n7)를 발생한다. NMOS트랜지스터(N2)는 신호(n6)를 외부 전원전압(VEXT) 레벨로 프리차지한다. NMOS캐패시터(NC2)는 외부 전원전압(VEXT) 레벨의 신호(n3)가 발생되면 신호(n6)를 전압(2VEXT)으로 승압한다. NMOS트랜지스터들(N3, N4)은 전압(2VEXT)이 발생되면 신호들(n8, n10)을 외부 전원전압(VEXT) 레벨로 프리차지한다. 인버터들(I4, I5)로 구성된 회로는 접지전압(VSS) 레벨의 신호를 입력하여 접지전압(VSS) 레벨의 신호(n9)를 발생한다. NAND게이트(NA1), 인버터(I6), 제2레벨 쉬프터(16), 및 인버터(I7)로 구성된 회로는 접지전압(VSS) 레벨의 신호들(n1, n2)을 입력하여고전압(VPP) 레벨의 신호(n11)를 발생한다. 인버터(I8)는 고전압(VPP) 레벨의 신호(n11)를 반전하여 접지전압(VSS) 레벨의 신호(n12)를 발생한다. NMOS트랜지스터(N6)는 고전압(VPP) 레벨의 신호(n11)에 응답하여 신호(n13)를 외부 전원전압(VEXT) 레벨로 프리차지한다.
펄스신호(EN)가 접지전압(VSS) 레벨에서 외부 전원전압(VEXT) 레벨로 천이되면, 제1지연회로(10)는 외부 전원전압(VEXT) 레벨의 펄스신호(EN)를 지연시간(d1)만큼 지연하여 지연된 외부 전원전압(VEXT) 레벨의 신호를 발생한다. 제2지연회로(12)는 신호(n1)를 지연시간(d2)만큼 지연하여 지연된 외부 전원전압(VEXT) 레벨의 신호를 발생한다. NOR게이트(NOR1)는 신호들(n1, n2)을 비논리합하여 접지전압(VSS) 레벨의 신호(n3)를 발생한다. NOR게이트(NOR2), 제1레벨 쉬프터(14), 및 인버터(I1)는 외부 전원전압(VEXT) 레벨의 신호(n3)를 입력하여 접지전압(VSS) 레벨의 신호(n4)를 발생하고, 접지전압(VSS) 레벨의 신호(n3)를 입력하여 고전압(VPP)레벨의 신호(n4)를 발생한다. NMOS트랜지스터(N1)는 고전압(VPP) 레벨의 신호(n4)에 응답하여 외부 전원전압(VEXT) 레벨의 신호(n5)를 발생한다. 인버터(I2)는 신호(n4)를 반전한다. NMOS캐패시터(NC1)는 고전압(VPP) 레벨의 인버터(I2)의 출력신호에 응답하여 신호(n5)를 전압(VEXT+VPP)으로 승압한다. NMOS캐패시터(NC3)는 외부 전원전압(VEXT) 레벨의 신호(n7)에 응답하여 신호(n8)를 전압(2VEXT)으로 승압한다. 그런데, 이때, NMOS트랜지스터(N5)가 온되어 있으므로 신호들(n8, n10)사이의 전압이 분배되게 된다. 따라서, 신호(n8)는 전압(VEXT(1+NC2/(NC2+NC3))으로 된다. NMOS캐패시터(NC4)는 외부 전원전압(VEXT)레벨의 신호(n7)에 응답하여 신호(n10)를 전압(VEXT(2+NC2/(NC2+NC3))으로 승압한다. 이때, NMOS트랜지스터(N5)의 게이트로 외부 전원전압(VEXT)이 인가되고, NMOS트랜지스터(N5)의 드레인과 소스사이의 전압이 NMOS트랜지스터의 문턱전압보다 크지 않으므로 NMOS트랜지스터(N5)를 통한 신호들(n8, n10)사이의 전압 분배는 발생하지 않는다. NMOS트랜지스터(N6)는 고전압(VPP) 레벨의 신호에 응답하여 외부 전원전압(VEXT) 레벨의 신호를 유지한다. NMOS캐패시터(NC5)는 고전압(VPP) 레벨의 신호(n12)에 응답하여 신호(n13)를 전압(VEXT+VPP)으로 승압한다. NMOS트랜지스터(N7)는 신호(n13)에 응답하여 펌핑 노드의 전압을 고전압 발생노드로 전송한다.
그 후에, 펄스신호(EN)가 외부 전원전압(VEXT) 레벨에서 접지전압(VSS) 레벨로 천이하면 신호(n12)가 고전압(VPP) 레벨에서 접지전압(VSS) 레벨로 천이되고, 신호(n13)는 외부 전원전압(VEXT) 레벨로 천이된다. 따라서, NMOS트랜지스터(N7)는 오프된다. 신호(n9)가 외부 전원전압(VEXT) 레벨에서 접지전압(VSS) 레벨로 천이됨으로써 신호(n10)가 전압(VPP-VEXT)으로 되고, 신호(n6)에 의해서 NMOS트랜지스터(N4)가 온됨으로써 신호(n10)가 외부 전원전압(VEXT)으로 천이된다. 이때, 짧은 기간(T1)동안 펌핑 노드의 전압이 전압(VEXT-Vtn; 여기에서, Vtn은 NMOS트랜지스터(N7)의 문턱전압을 나타낸다)이하로 내려가게 되고, 이에 따라 NMOS트랜지스터(N7)가 온되어 고전압 발생 노드의 고전압(VPP)이 NMOS트랜지스터(N7)를 통하여 펌핑 노드로 역류하게 된다.
즉, 액티브 동작에서 프리차지 동작으로 천이시에 펌핑 노드의 전압이전압(VEXT-Vtn)이하로 내려가게 됨으로써 NMOS트랜지스터(N7)가 온되어 고전압 발생 노드의 전압이 펌핑 노드쪽으로 역류되게 된다.
따라서, 고전압 발생 노드의 고전압 레벨이 내려가게 됨으로써 장치의 동작 성능을 저하되게 된다는 문제점이 있었다.
도3은 종래의 저전압 발생회로의 실시예의 회로도로서, 인버터들(I9, I10), PMOS캐패시터들(PC1, PC2, PC3), 및 PMOS트랜지스터들(P1 ~ P4)로 구성되어 있다.
도3에서, 인버터들(I9, I10)의 전원전압으로 외부 전원전압(VEXT)이 인가되어 구성되어 있다.
도3에서, 인버터들(I9, I10), PMOS캐패시터(PC3), 및 PMOS트랜지스터(P2)는 저전압 발생회로의 동작을 제어하기 위한 제어신호들을 발생하기 위한 회로 구성을, PMOS트랜지스터들(P1, P4)는 프리차지 동작시에 신호(m4)를 발생하는 펌핑 노드를 프리차지하기 위한 프리차지 회로 구성을 각각 나타내는 것이다. PMOS캐패시터(PC1)는 액티브 동작시에 전압 전송 제어 노드의 신호(m3)를 감압하기 위한 감압 회로의 구성을, PMOS캐패시터(PC2)는 액티브 동작시에 펌핑 노드의 전압을 감압하기 위한 감압 회로의 구성을, PMOS트랜지스터(P3)는 액티브 동작시에 펌핑 노드의 전압을 저전압 발생 노드로 전송하기 위한 저전압 전송 회로의 구성을 각각 나타내는 것이다.
도3에 나타낸 회로의 기능을 설명하면 다음과 같다.
인버터들(I9, I10) 각각은 펄스신호(EN)를 반전하여 신호들(m1, m2)을 발생한다. PMOS캐패시터들(PC1, PC2)은 액티브 동작시에 신호들(m1, m2) 각각에 응답하여 신호들(m3, m4)을 감압한다. PMOS캐패시터(PC3)는 프리차지 동작시에 펄스신호(EN)에 응답하여 신호(m5)를 감압한다. PMOS트랜지스터(P1)는 프리차지 동작시에 신호(m5)에 응답하여 신호(m3)를 프리차지한다. PMOS트랜지스터(P2)는 액티브 동작시에 신호(m3)에 응답하여 저전압(VBB) 레벨의 신호(m5)를 발생한다. PMOS트랜지스터(P3)는 액티브 동작시에 신호(m3)에 응답하여 신호(m4)의 레벨을 저전압 발생 노드로 전송한다. PMOS트랜지스터(P4)는 프리차지 동작시에 신호(m5)에 응답하여 신호(m4)를 프리차지한다.
도4는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 파형도로서, 도4를 이용하여 도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
도4에서, 신호(m1 ~ m5)은 도3에 나타낸 신호들을 각각 나타낸다.
외부 전원전압(VEXT)이 인가되고 접지전압(VSS) 레벨의 펄스신호(EN)가 인가되면, PMOS캐패시터(PC3)는 접지전압(VSS) 레벨의 펄스신호(EN)에 응답하여 신호(m5)를 전압(-VEXT)으로 감압한다. PMOS트랜지스터(P4)는 신호(m5)에 응답하여 신호(m4)를 접지전압(VSS) 레벨로 프리차지한다. PMOS트랜지스터(P1)는 신호(m5)에 응답하여 신호(m3)를 접지전압(VSS) 레벨로 프리차지한다. 인버터들(I9, I10) 각각은 외부 전원전압(VEXT) 레벨의 신호들(m1, m2)을 발생한다. PMOS캐패시터들(PC1, PC2)은 외부 전원전압(VEXT) 레벨의 신호들(m1, m2) 각각에 응답하여 신호들(m3, m4)을 접지전압(VSS) 레벨로 유지한다. 그리고, PMOS트랜지스터(P3)는 오프된다.
펄스신호(EN)가 접지전압(VSS) 레벨에서 외부 전원전압(VEXT) 레벨로 천이되면, PMOS트랜지스터(PC3)는 신호(m5)를 접지전압(VSS) 레벨로 승압한다. PMOS트랜지스터들(P1, P4)은 오프된다. 인버터들(I9, I10) 각각은 외부 전원전압(VEXT) 레벨의 신호를 반전하여 접지전압(VSS) 레벨의 신호들(m1, m2)을 발생한다. PMOS캐패시터(PC1)는 접지전압(VSS) 레벨의 신호들(m1, m3) 각각에 응답하여 신호들(m3, m4)을 감압하여 전압(-VEXT)을 발생한다. PMOS트랜지스터(P3)는 신호(m3)에 응답하여 온되어 신호(m4)를 저전압 발생 노드로 전송한다. 이때, 도4에 나타낸 바와 같이 신호(m4)가 서서히 증가되어 저전압(VBB) 레벨까지 증가된다.
그 후에, 펄스신호(EN)가 외부 전원전압(VEXT) 레벨에서 접지전압(VSS) 레벨로 천이되면, 신호들(m3, m4) 각각이 접지전압(VSS) 레벨과 전압(VEXT-｜VBB｜)으로 승압된다. 그리고, PMOS트랜지스터들(P1, P4) 각각이 온되어 신호들(m3, m4)을 접지전압(VSS) 레벨로 만든다. 이때, 신호(m4)의 전압이 PMOS트랜지스터(P3)의 문턱전압(Vtp)보다 높은 기간이 존재하게 되어, 저전압 발생 노드로부터 펌핑 노드로 전류가 흐르게 되는 역류 현상이 발생하게 된다. 이때, 저전압(VBB)의 레벨이 낮을수록 역류 현상이 커지게 된다.
즉, 펌핑 노드의 전압이 저전압(VBB) 발생 노드의 전압보다 높아지게 됨으로써 PMOS트랜지스터(P3)가 온되어 저전압(VBB) 발생 노드로부터 펌핑 노드로 전류가 흐르게 되는 역류 현상이 발생하게 된다. 이에 따라서, 저전압(VBB) 발생 노드의 전압이 높아지게 됨으로써 장치의 동작 성능이 저하되게 된다는 문제점이 있었다.
도5는 본 발명의 고전압 발생회로의 실시예의 회로도로서, 도1에 나타낸 고전압 발생회로의 구성과 동일하고, 단지 NMOS트랜지스터(N6)의 드레인을 신호(n10) 발생 노드로 연결하고 NMOS트랜지스터(N6)의 게이트에 신호(n6)을 연결하여 구성한것이 상이하다. 도5에서, NMOS트랜지스터(N6)을 NMOS트랜지스터(N6')으로 나타내었다.
즉, 본 발명의 반도체 메모리 장치의 고전압 발생회로는 NMOS트랜지스터(N6')의 드레인으로 외부 전원전압(VEXT)이 인가되도록 구성한 것이 아니라, 신호(n10)가 인가되도록 구성하고, NMOS트랜지스터(N6')의 게이트로 신호(n6)가 인가되도록 구성한 것이다.
물론, NMOS트랜지스터(N6')의 게이트로 신호(n11)가 인가되도록 구성하여도 상관없으나, 신호(n11)의 지연시간이 신호(n9)의 지연시간에 비해서 늦기 때문에 신호(n9)가 전압(VPP-VEXT)로 떨어지고 난 후에 신호(n11)에 의해서 NMOS트랜지스터(N6')가 오프되게 된다. 따라서, 이 경우에는 고전압(VPP) 발생 노드로부터 펌핑 노드로 전류가 역류하고 난 후에 역류 방지 동작이 이루어지게 된다는 문제점이 있다.
그래서, 도5에 나타낸 본 발명의 고전압 발생회로는 신호(n9)와 지연시간이 거의 동일한 신호(n6)을 NMOS트랜지스터(N6')의 게이트로 인가하여 구성함으로써 신호(n9)에 의해서 신호(n10)가 전압(VPP-VEXT)으로 떨어지는 시점과 신호(n6)에 의해서 NMOS트랜지스터(N6')가 오프되는 시점을 동일하게 맞출 수 있다. 따라서, 이 경우에는 고전압(VPP) 발생 노드로부터 펌핑 노드로 전류가 역류하는 현상을 안정적으로 방지할 수 있게 된다.
도6은 도5에 나타낸 회로의 동작을 설명하기 위한 동작 파형도로서, 도5를 이용하여 도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
외부 전원전압(VEXT)이 인가되고 접지전압(VSS) 레벨의 펄스신호(EN)가 인가되는 경우 및 펄스신호(EN)가 접지전압(VSS) 레벨에서 외부 전원전압(VEXT) 레벨로 천이하는 경우의 동작은 도2에 나타낸 동작 설명과 동일하다.
그 후, 펄스신호(EN)가 외부 전원전압(VEXT) 레벨에서 접지전압(VSS) 레벨로 천이하면, 짧은 기간(T1)동안 신호(n10)가 전압(VEXT-VSS)으로 순간적으로 떨어지게 되는데 이때, 신호(n13) 또한 신호(n10)의 감소와 함께 감소하게 된다. 따라서, 기간(T1)동안 NMOS트랜지스터(N7)가 오프됨으로써 고전압(VPP) 발생 노드로부터 펌핑 노드로 전류가 역류하는 현상을 방지할 수 있다.
즉, 펌핑 노드의 전압을 고전압 발생 노드로 전송하는 액티브 동작시에는 NMOS트랜지스터(N6')가 오프되고, 신호들(n10, n13)을 프리차지하는 프리차지 동작시에는 NMOS트랜지스터(N6')가 온되어 펌핑 노드의 신호(n10)의 전압이 하강하게 되면 신호(n13)의 전압이 같이 하강하게 된다. 따라서, 액티브 동작에서 프리차지 동작으로 전환시에 짧은 기간동안 NMOS트랜지스터(N7)가 온되지 않게 됨으로써 고전압 발생 노드로부터 펌핑 노드로 전류가 역류하는 현상을 방지할 수 있다.
도7는 본 발명의 저전압 발생회로의 실시예의 회로도로서, 도3에 나타낸 저전압 발생회로의 구성과 동일하고, PMOS트랜지스터(P1)의 드레인을 신호(m4) 발생 노드로 연결하여 구성한 것만 상이하다. 도7에서, PMOS트랜지스터(P1)를 PMOS트랜지스터(P1')으로 나타내었다.
즉, 본 발명의 반도체 메모리 장치의 저전압 발생회로는 PMOS트랜지스터(P1')의 드레인으로 접지전압(VSS)이 인가되도록 구성한 것이 아니라, 신호(n10)가 인가되도록 구성한 것이다.
도8은 도7에 나타낸 회로의 동작을 설명하기 위한 동작 파형도로서, 도8를 이용하여 도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
외부 전원전압(VEXT)이 인가되고 접지전압(VSS) 레벨의 펄스신호(EN)가 인가되는 경우 및 펄스신호(EN)가 접지전압(VSS) 레벨에서 외부 전원전압(VEXT) 레벨로 천이하는 경우의 동작은 도2에 나타낸 동작 설명과 동일하다.
그 후, 펄스신호(EN)가 외부 전원전압(VEXT) 레벨에서 접지전압(VSS) 레벨로 천이하면, 짧은 기간(T2)동안 신호(m3)가 전압(VEXT-｜VBB｜)으로 순간적으로 상승하게 되는데 이때, 신호(m4) 또한 신호(m3)의 상승과 함께 상승하게 된다. 따라서, 기간(T2)동안 PMOS트랜지스터(P3)가 오프되어 저전압(VBB) 발생단자로부터 신호(m4) 발생단자로 전류가 역류하는 현상을 방지할 수 있다.
즉, 펌핑 노드의 전압을 저전압 발생 노드로 전송하는 액티브 동작시에는 PMOS트랜지스터(P1')가 오프되고, 신호들(m3, m4)를 프리차지하는 프리차지 동작시에는 PMOS트랜지스터(P1')가 온되어 펌핑 노드의 신호(m4)의 전압이 상승하게 되면 신호(m3)의 전압이 같이 상승하게 된다. 따라서, 액티브 동작에서 프리차지 동작으로 전환시에 짧은 기간동안 PMOS트랜지스터(P1')가 온되지 않게 됨으로써 저전압 발생 노드로부터 펌핑 노드로 전류가 역류하는 현상을 방지할 수 있다.
본 발명의 전압 발생회로 및 방법을 상술한 실시예를 이용하여 설명하였지만, 본 발명의 전압 발생회로 및 방법은 액티브 동작으로부터 프리차지 동작으로 천이시에 전압 전송회로의 게이트 전압이 프리차지되고 펌핑 노드의 전압이 순간적으로 상승하거나 하강하게 됨으로써 전압 전송회로가 온되는 모든 종류의 전압 발생회로에 적용 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 전압 발생회로 및 방법은 액티브 동작에서 프리차지 동작으로 전환시에 펌핑 노드의 전압이 순간적으로 상승하거나 하강하더라도 전압 발생 노드로부터 펌핑 노드로 전류가 역류하지 않게 됨으로써 장치의 동작 성능을 향상시킬 수 있다.

Claims (23)

  1. 프리차지 동작시에 펌핑 노드 및 전압 전송 제어 노드를 프리차지하기 위한 프리차지 수단;
    액티브 동작시에 상기 펌핑 노드를 펌핑하기 위한 전압 펌핑 수단;
    상기 액티브 동작시에 상기 전압 전송 제어 노드의 신호에 응답하여 상기 펌핑 노드의 전압을 전압 발생 노드로 전송하기 위한 전압 전송 수단; 및
    상기 프리차지 동작시에 상기 펌핑 노드의 전압 변화에 따라 상기 전압 전송 제어 노드의 전압을 변화시키고, 상기 액티브 동작시에 상기 펌핑 노드와 상기 전압 전송 제어 노드사이의 전류 흐름을 차단하는 역류 방지 수단을 구비하는 것을 특징으로 하는 전압 발생회로.
  2. 제1항에 있어서, 상기 전압 펌핑 수단은
    펌핑 제어신호에 응답하여 상기 펌핑 노드의 전압을 승압하기 위한 NMOS캐패시터를 구비하는 것을 특징으로 하는 전압 발생회로.
  3. 제2항에 있어서, 상기 전압 전송 수단은
    상기 전압 전송 제어 노드의 전압에 응답하여 상기 펌핑 노드의 전압을 상기 전압 발생 노드로 전송하기 위한 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 전압 발생회로.
  4. 제3항에 있어서, 상기 역류 방지 수단은
    제1제어신호가 인가되는 게이트와 상기 펌핑 노드와 상기 전압 전송 제어 노드사이에 연결된 제1 및 2전극을 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 전압 발생회로.
  5. 제1항에 있어서, 상기 전압 펌핑 수단은
    펌핑 제어신호에 응답하여 상기 펌핑 노드의 전압을 감압하기 위한 PMOS캐패시터를 구비하는 것을 특징으로 하는 전압 발생회로.
  6. 제5항에 있어서, 상기 전압 전송 수단은
    상기 전압 전송 제어 노드의 전압에 응답하여 상기 펌핑 노드의 전압을 상기 전압 발생 노드로 전송하기 위한 제1PMOS트랜지스터를 구비하는 것을 특징으로 하는 전압 발생회로.
  7. 제6항에 있어서, 상기 역류 방지 수단은
    제2제어신호가 인가되는 게이트와 상기 펌핑 노드와 상기 전압 전송 제어 노드사이에 연결된 제1 및 2전극을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전압 발생회로.
  8. 프리차지 동작시에 제1 및 제2제어신호에 응답하여 펌핑 노드 및 전압 전송 제어 노드를 프리차지하기 위한 프리차지 수단;
    액티브 동작시에 상기 펌핑 노드를 제1승압 전압으로 승압하기 위한 제1승압수단;
    상기 액티브 동작시에 상기 펌핑 노드를 제2승압 전압으로 승압하기 위한 제2승압 수단;
    상기 액티브 동작시에 상기 전압 전송 제어 노드의 전압을 승압하기 위한 제3승압 수단;
    상기 액티브 동작시에 상기 전압 전송 제어 노드의 전압에 응답하여 상기 펌핑 노드의 전압을 고전압 발생 노드로 전송하기 위한 고전압 전송 수단; 및
    상기 프리차지 동작시에 상기 펌핑 노드의 전압 변화에 따라 상기 전압 전송 제어 노드의 전압을 변화시키고, 상기 액티브 동작시에 상기 펌핑 노드와 상기 전압 전송 제어 노드사이의 전류 흐름을 차단하는 역류 방지 수단을 구비하는 것을 특징으로 하는 고전압 발생회로.
  9. 제8항에 있어서, 상기 프리차지 수단은
    상기 프리차지 동작시에 상기 제1제어신호에 응답하여 상기 펌핑 노드를 전원전압 레벨로 프리차지하기 위한 제1NMOS트랜지스터;
    상기 프리차지 동작시에 상기 제1제어신호에 응답하여 중간 펌핑 노드를 상기 전원전압 레벨로 프리차지하기 위한 제2NMOS트랜지스터; 및
    상기 프리차지 동작시에 상기 제2제어신호에 응답하여 상기 전압 전송 제어 노드를 상기 전원전압 레벨로 프리차지하기 위한 제3NMOS트랜지스터를 구비하는 것을 특징으로 하는 고전압 발생회로.
  10. 제9항에 있어서, 상기 제1승압 수단은
    상기 액티브 동작시에 제3제어신호에 응답하여 상기 중간 펌핑 노드를 펌핑하기 위한 제1NMOS캐패시터; 및
    상기 액티브 동작시에 제4제어신호에 응답하여 상기 중간 펌핑 노드의 전압을 상기 펌핑 노드로 전송함에 의해서 상기 펌핑 노드의 전압을 상기 제1승압 전압으로 승압하기 위한 제4NMOS트랜지스터를 구비하는 것을 특징으로 하는 고전압 발생회로.
  11. 제10항에 있어서, 상기 제2승압 수단은
    상기 액티브 동작시에 제5제어신호에 응답하여 상기 펌핑 노드를 상기 제2승압 전압으로 승압하기 위한 제2NMOS캐패시터를 구비하는 것을 특징으로 하는 고전압 발생회로.
  12. 제11항에 있어서, 상기 제3승압 수단은
    상기 액티브 동작시에 제6제어신호에 응답하여 상기 전압 전송 제어 노드의 전압을 승압하기 위한 제3NMOS캐패시터를 구비하는 것을 특징으로 하는 고전압 발생회로.
  13. 제12항에 있어서, 상기 전압 전송 수단은
    상기 액티브 동작시에 상기 전송 전송 제어 노드의 전압에 응답하여 상기 펌핑 노드의 전압을 상기 고전압 발생 노드로 전송하기 위한 제5NMOS트랜지스터를 구비하는 것을 특징으로 하는 고전압 발생회로.
  14. 제13항에 있어서, 상기 역류 방지 수단은
    상기 제2제어신호가 인가되는 게이트와 상기 펌핑 노드와 상기 전압 전송 제어 노드사이에 연결된 제1 및 2전극을 가진 제6NMOS트랜지스터를 구비하는 것을 특징으로 하는 고전압 발생회로.
  15. 프리차지 동작시에 제1 및 제2제어신호에 응답하여 펌핑 노드 및 전압 전송 제어 노드를 프리차지하기 위한 프리차지 수단;
    액티브 동작시에 상기 펌핑 노드를 감압하기 위한 제1감압 수단;
    상기 액티브 동작시에 상기 전압 전송 제어 노드의 전압을 감압하기 위한 제2감압 수단;
    상기 액티브 동작시에 상기 전압 전송 제어 노드의 전압에 응답하여 상기 펌핑 노드의 전압을 저전압 발생 노드로 전송하기 위한 저전압 전송 수단; 및
    상기 프리차지 동작시에 상기 펌핑 노드의 전압 변화에 따라 상기 전압 전송제어 노드의 전압을 변화시키고, 상기 액티브 동작시에 상기 펌핑 노드와 상기 전압 전송 제어 노드사이의 전류 흐름을 차단하는 역류 방지 수단을 구비하는 것을 특징으로 하는 저전압 발생회로.
  16. 제15항에 있어서, 상기 프리차지 수단은
    상기 프리차지 동작시에 상기 제1제어신호에 응답하여 상기 펌핑 노드를 접지전압 레벨로 프리차지하기 위한 제1PMOS트랜지스터; 및
    상기 프리차지 동작시에 상기 제2제어신호에 응답하여 상기 전압 전송 제어 노드를 상기 접지전압 레벨로 프리차지하기 위한 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 저전압 발생회로.
  17. 제16항에 있어서, 상기 제1감압 수단은
    상기 액티브 동작시에 제3제어신호에 응답하여 상기 펌핑 노드의 전압을 감압하기 위한 제1PMOS캐패시터를 구비하는 것을 특징으로 하는 저전압 발생회로.
  18. 제17항에 있어서, 상기 제2감압 수단은
    상기 액티브 동작시에 상기 제2제어신호에 응답하여 상기 전압 전송 제어 노드의 전압을 감압하기 위한 제2PMOS캐패시터를 구비하는 것을 특징으로 하는 저전압 발생회로.
  19. 제18항에 있어서, 상기 저전압 전송 수단은
    상기 액티브 동작시에 상기 전압 전송 제어 노드의 전압에 응답하여 상기 펌핑 노드의 전압을 상기 저전압 발생 노드로 전송하기 위한 제3PMOS트랜지스터를 구비하는 것을 특징으로 하는 저전압 발생회로.
  20. 제19항에 있어서, 상기 역류 방지 수단은
    상기 제2제어신호가 인가되는 게이트와 상기 펌핑 노드와 상기 전압 전송 제어 노드사이에 연결된 제1 및 2전극을 가진 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 저전압 발생회로.
  21. 액티브 동작시에 펌핑 노드 및 전압 전송 제어 노드를 펌핑하는 단계;
    상기 액티브 동작에서 프리차지 동작으로 전환시에 상기 펌핑 노드의 전압 변화에 응답하여 상기 전압 전송 제어 노드의 전압을 변화하는 단계; 및
    상기 프리차지 동작시에 상기 펌핑 노드 및 상기 전압 전송 제어 노드를 프리차지하는 단계를 구비하는 것을 특징으로 하는 전압 발생방법.
  22. 제21항에 있어서, 상기 액티브 동작에서 프리차지 동작으로 전환시에 상기 펌핑 노드의 전압이 상승하면 상기 전압 전송 제어 노드의 전압도 함께 상승하는 것을 특징으로 하는 전압 발생방법.
  23. 제22항에 있어서, 상기 액티브 동작에서 프리차지 동작으로 전환시에 상기 펌핑 노드의 전압이 하강하면 상기 전압 전송 제어 노드의 전압도 함께 하강하는 것을 특징으로 하는 전압 발생방법.
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