JP3076188B2 - リモートコントローラ - Google Patents
リモートコントローラInfo
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- JP3076188B2 JP3076188B2 JP06030661A JP3066194A JP3076188B2 JP 3076188 B2 JP3076188 B2 JP 3076188B2 JP 06030661 A JP06030661 A JP 06030661A JP 3066194 A JP3066194 A JP 3066194A JP 3076188 B2 JP3076188 B2 JP 3076188B2
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- Japan
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- circuit
- reset
- signal
- output
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Description
【０００１】
【産業上の利用分野】本発明は、リモートコントローラ
に関し、特に、低電源電圧で動作する電池駆動のリモー
トコントローラに関する。
に関し、特に、低電源電圧で動作する電池駆動のリモー
トコントローラに関する。
【０００２】
【従来の技術】従来、負荷変動のある電池駆動のリモー
トコントローラの電源電圧の低下に伴う暴送を防止する
技術は、たとえば特開平１−１４７６３４号公報に開示
されている。
トコントローラの電源電圧の低下に伴う暴送を防止する
技術は、たとえば特開平１−１４７６３４号公報に開示
されている。
【０００３】この従来技術の電池駆動のリモートコント
ローラについて図面を参照して説明する。
ローラについて図面を参照して説明する。
【０００４】図５を参照すると、この従来技術の電池駆
動のリモートコントローラは、ＲＯＭのアドレスを設定
するプログラムカウンタ１と、プログラムを格納するＲ
ＯＭ２と、基本クロック信号ＣＬＫを出力する発振回路
３と、キーマトリックス１０を構成するキーソース回路
６と、キーリターン回路１１から出力されるキーデータ
１２やＲＯＭ２の出力ＤＡＴおよび基本クロックＣＬＫ
を受け出力ポート５へ設定信号ＲＥＭを出力するＣＰＵ
４と、赤外線を発光させる赤外ＬＥＤ７と、赤外ＬＥＤ
７を駆動するトランジスタ８および抵抗９と、電源投入
時のリセット信号ＭＲＥＳＮを発生するプルアップ抵抗
１６およびコンデンサ１５とで構成される。
動のリモートコントローラは、ＲＯＭのアドレスを設定
するプログラムカウンタ１と、プログラムを格納するＲ
ＯＭ２と、基本クロック信号ＣＬＫを出力する発振回路
３と、キーマトリックス１０を構成するキーソース回路
６と、キーリターン回路１１から出力されるキーデータ
１２やＲＯＭ２の出力ＤＡＴおよび基本クロックＣＬＫ
を受け出力ポート５へ設定信号ＲＥＭを出力するＣＰＵ
４と、赤外線を発光させる赤外ＬＥＤ７と、赤外ＬＥＤ
７を駆動するトランジスタ８および抵抗９と、電源投入
時のリセット信号ＭＲＥＳＮを発生するプルアップ抵抗
１６およびコンデンサ１５とで構成される。
【０００５】次に、この従来技術の電池駆動のリモート
コントローラの動作について説明すると、プログラムカ
ウンタ１から出力されるＲＯＭ２のアドレスＰＣによ
り、ＲＯＭ２からＣＰＵ４へプログラムＤＡＴを出力す
る。ＣＰＵ４は、プログラムＤＡＴにより、キー・ソー
ス回路６を設定する信号ＳＥＴと出力ポート５を設定す
る信号ＲＥＭを出力する。設定後、ＣＰＵ４はキー・リ
ターン回路１１から出力されるキー・データ１２を待つ
スタンバイ状態となる。
コントローラの動作について説明すると、プログラムカ
ウンタ１から出力されるＲＯＭ２のアドレスＰＣによ
り、ＲＯＭ２からＣＰＵ４へプログラムＤＡＴを出力す
る。ＣＰＵ４は、プログラムＤＡＴにより、キー・ソー
ス回路６を設定する信号ＳＥＴと出力ポート５を設定す
る信号ＲＥＭを出力する。設定後、ＣＰＵ４はキー・リ
ターン回路１１から出力されるキー・データ１２を待つ
スタンバイ状態となる。
【０００６】さらに、図６を参照すると、キーソース回
路６は、設定信号ＳＥＴをゲートへ入力するＮｃｈオー
プンドレイントランジスタ６１、６２および６３のそれ
ぞれで構成され、キーリターン回路１１はプルアップ抵
抗１１１、１１２および１１３のそれぞれで構成され、
キーマトリックス１０のあるキーが押されると、プルア
ップ抵抗１１１、１１２または１１３と、Ｎｃｈオープ
ンドレイン６１、６２または６３のいずれか１つが接続
される。
路６は、設定信号ＳＥＴをゲートへ入力するＮｃｈオー
プンドレイントランジスタ６１、６２および６３のそれ
ぞれで構成され、キーリターン回路１１はプルアップ抵
抗１１１、１１２および１１３のそれぞれで構成され、
キーマトリックス１０のあるキーが押されると、プルア
ップ抵抗１１１、１１２または１１３と、Ｎｃｈオープ
ンドレイン６１、６２または６３のいずれか１つが接続
される。
【０００７】この時、キーデータ１２のいずれか１つが
“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになり、図５
に示すように、キーデータ１２をＣＰＵ４へ出力するこ
とによりＣＰＵ４はスタンバイ状態を解除し、プログラ
ムＤＡＴと発振回路３から出力される信号ＣＬＫから出
力ポート５を設定する信号ＲＥＭを出力する。
“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになり、図５
に示すように、キーデータ１２をＣＰＵ４へ出力するこ
とによりＣＰＵ４はスタンバイ状態を解除し、プログラ
ムＤＡＴと発振回路３から出力される信号ＣＬＫから出
力ポート５を設定する信号ＲＥＭを出力する。
【０００８】出力ポート５はＲＥＭ信号に従って、出力
データを出力し、赤外ＬＥＤ７、トランジスタ８および
抵抗９のそれぞれで構成する外部回路により、赤外線を
発光する。リセット信号ＭＲＥＳＮ電源投入時、プルア
ップ抵抗１６により、コンデンサ１５が充電されるまで
“Ｌｏｗ”を出力し、プログラムカウンタ１、発振回路
３およびＣＰＵ４のそれぞれをリセットする。
データを出力し、赤外ＬＥＤ７、トランジスタ８および
抵抗９のそれぞれで構成する外部回路により、赤外線を
発光する。リセット信号ＭＲＥＳＮ電源投入時、プルア
ップ抵抗１６により、コンデンサ１５が充電されるまで
“Ｌｏｗ”を出力し、プログラムカウンタ１、発振回路
３およびＣＰＵ４のそれぞれをリセットする。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
電池駆動のリモートコントローラは、電源投入時に出力
されるリセット信号ＭＲＥＳＮでリセットされた後、電
池を交換しない限り、リセットされないため、外部のノ
イズまたは赤外ＬＥＤの発光による電源変動等で、プロ
グラムカウンタの値やＲＯＭの出力がかわり、暴走状態
になる場合があった。
電池駆動のリモートコントローラは、電源投入時に出力
されるリセット信号ＭＲＥＳＮでリセットされた後、電
池を交換しない限り、リセットされないため、外部のノ
イズまたは赤外ＬＥＤの発光による電源変動等で、プロ
グラムカウンタの値やＲＯＭの出力がかわり、暴走状態
になる場合があった。
【００１０】また、動作限界近くで赤外ＬＥＤ７を発光
させると、電源電圧が降下し、動作限界以下になるた
め、暴走状態となり、電源が動作限界以上に復帰しても
暴走状態が解除されず継続される。さらに、電池が切れ
た場合、電池を交換しても、電源とＧＮＤ間にデータ保
持用のコンデンサが接続されているので、電源電圧がＧ
ＮＤまで下がらないうちに復帰する可能性があり、リセ
ット信号ＭＲＥＳＮによるリセットができなくなり、暴
走状態のままとなる問題点があった。
させると、電源電圧が降下し、動作限界以下になるた
め、暴走状態となり、電源が動作限界以上に復帰しても
暴走状態が解除されず継続される。さらに、電池が切れ
た場合、電池を交換しても、電源とＧＮＤ間にデータ保
持用のコンデンサが接続されているので、電源電圧がＧ
ＮＤまで下がらないうちに復帰する可能性があり、リセ
ット信号ＭＲＥＳＮによるリセットができなくなり、暴
走状態のままとなる問題点があった。
【００１１】
【課題を解決するための手段】本発明のリモートコント
ローラは、電源投入時に第１のリセット信号を発生する
リセット信号発生手段と、プログラムを格納するメモリ
と、このメモリのアドレスを設定するプログラムカウン
タと、基本クロック信号を発生し、前記第１のリセット
信号を受ける発振回路と、外部データを入力するキーマ
トリックスを構成するキーソース回路と、前記外部デー
タを前記キーマトリックスにより入力しキーデータを出
力するキーリターン回路と、前記基本クロック信号を受
け前記キーデータおよび前記メモリの出力を処理し設定
信号および前記キーソース回路を制御する制御信号のそ
れぞれを出力するＣＰＵと、前記設定信号を受け表示装
置の駆動回路を制御する出力ポートと、前記第１のリセ
ット信号および前記キーデータを受け、前記キーデータ
のすべてが高電位レベルであり、その後前記キーデータ
のいずれか１つが低電位レベルになり、さらに前記キー
データのすべてが高電位レベルになるとき第２のリセッ
ト信号を発生するリセット回路と、前記第１および第２
のリセット信号を受け、前記プログラムカウンタおよび
前記ＣＰＵおよび前記リセット回路のそれぞれを初期化
する初期化手段とを有する構成である。
ローラは、電源投入時に第１のリセット信号を発生する
リセット信号発生手段と、プログラムを格納するメモリ
と、このメモリのアドレスを設定するプログラムカウン
タと、基本クロック信号を発生し、前記第１のリセット
信号を受ける発振回路と、外部データを入力するキーマ
トリックスを構成するキーソース回路と、前記外部デー
タを前記キーマトリックスにより入力しキーデータを出
力するキーリターン回路と、前記基本クロック信号を受
け前記キーデータおよび前記メモリの出力を処理し設定
信号および前記キーソース回路を制御する制御信号のそ
れぞれを出力するＣＰＵと、前記設定信号を受け表示装
置の駆動回路を制御する出力ポートと、前記第１のリセ
ット信号および前記キーデータを受け、前記キーデータ
のすべてが高電位レベルであり、その後前記キーデータ
のいずれか１つが低電位レベルになり、さらに前記キー
データのすべてが高電位レベルになるとき第２のリセッ
ト信号を発生するリセット回路と、前記第１および第２
のリセット信号を受け、前記プログラムカウンタおよび
前記ＣＰＵおよび前記リセット回路のそれぞれを初期化
する初期化手段とを有する構成である。
【００１２】また、本発明のリモートコントローラの前
記メモリはＲＯＭ構成とすることもできる。
記メモリはＲＯＭ構成とすることもできる。
【００１３】さらにまた、本発明のリモートコントロー
ラの前記初期化手段は前記第１および第２のリセット信
号を入力とし初期化信号を出力するＡＮＤ回路を有する
構成とすることもできる。
ラの前記初期化手段は前記第１および第２のリセット信
号を入力とし初期化信号を出力するＡＮＤ回路を有する
構成とすることもできる。
【００１４】またさらに、本発明のリモートコントロー
ラの前記リセット回路は、前記キーデータを入力とする
ＮＡＮＤ回路と、このＮＡＮＤ回路の出力をクロック端
子に受け前記初期化信号をリセット端子に受けるバイナ
リフリップフロップと、このバイナリフリップフロップ
の反転出力および前記第１のリセット信号のそれぞれを
入力とする第１のＡＮＤ回路と、前記基本クロックを受
け高電位レベルを入力とし前記第１のＡＮＤ回路の出力
をリセット端子に受ける第１のＤフリップフロップと、
この第１のＤフリップフロップの出力を入力とし前記第
１のリセット信号をリセット端子に受け基本クロックを
受けて前記第２のリセット信号を出力する第２のフリッ
プフロップとを有する構成とすることもできる。
ラの前記リセット回路は、前記キーデータを入力とする
ＮＡＮＤ回路と、このＮＡＮＤ回路の出力をクロック端
子に受け前記初期化信号をリセット端子に受けるバイナ
リフリップフロップと、このバイナリフリップフロップ
の反転出力および前記第１のリセット信号のそれぞれを
入力とする第１のＡＮＤ回路と、前記基本クロックを受
け高電位レベルを入力とし前記第１のＡＮＤ回路の出力
をリセット端子に受ける第１のＤフリップフロップと、
この第１のＤフリップフロップの出力を入力とし前記第
１のリセット信号をリセット端子に受け基本クロックを
受けて前記第２のリセット信号を出力する第２のフリッ
プフロップとを有する構成とすることもできる。
【００１５】また、本発明のリモートコントローラの前
記リセット回路は、前記リセット回路は、前記初期化信
号を受ける遅延回路と、前記第１のリセット信号および
前記遅延回路の出力を入力とする第２のＡＮＤ回路と、
前記キーデータを入力とするＮＡＮＤ回路と、このＮＡ
ＮＤ回路の出力をクロック端子に受け前記第２のＡＮＤ
回路の出力をリセット端子に受け前記第２のリセット信
号を出力するバイナリフリップフロップとを有する構成
とすることもできる。
記リセット回路は、前記リセット回路は、前記初期化信
号を受ける遅延回路と、前記第１のリセット信号および
前記遅延回路の出力を入力とする第２のＡＮＤ回路と、
前記キーデータを入力とするＮＡＮＤ回路と、このＮＡ
ＮＤ回路の出力をクロック端子に受け前記第２のＡＮＤ
回路の出力をリセット端子に受け前記第２のリセット信
号を出力するバイナリフリップフロップとを有する構成
とすることもできる。
【００１６】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
明する。
【００１７】図１は、本発明の第１の実施例のリセット
回路を有する電池駆動のリモートコントローラのブロッ
ク図である。
回路を有する電池駆動のリモートコントローラのブロッ
ク図である。
【００１８】図５および図６に示す従来例のリモートコ
ントローラと同一の構成要素には同一参照符号が付して
ある。
ントローラと同一の構成要素には同一参照符号が付して
ある。
【００１９】図１を参照すると、本発明の第１の実施例
のリモートコントローラは、ＲＯＭ２のアドレスを設定
するプログラムカウンタ１と、プログラムを格納するＲ
ＯＭ２と、基本クロック信号ＣＬＫを出力する発振回路
３と、キーマトリックス１０を構成するキーソース回路
６と、キーリターン回路１１から出力されるキーデータ
１２およびＲＯＭ２の出力ＤＡＴおよび基本クロックＣ
ＬＫのそれぞれを受け出力ポート５へ設定信号ＲＥＭを
出力するＣＰＵ４と、赤外線を発光させる赤外ＬＥＤ７
と、赤外ＬＥＤ７を駆動するトランジスタ８および抵抗
９と、電源投入時のリセット信号ＭＲＥＳＮを発生する
プルアップ抵抗１６およびコンデンサ１５とを有する構
成である。
のリモートコントローラは、ＲＯＭ２のアドレスを設定
するプログラムカウンタ１と、プログラムを格納するＲ
ＯＭ２と、基本クロック信号ＣＬＫを出力する発振回路
３と、キーマトリックス１０を構成するキーソース回路
６と、キーリターン回路１１から出力されるキーデータ
１２およびＲＯＭ２の出力ＤＡＴおよび基本クロックＣ
ＬＫのそれぞれを受け出力ポート５へ設定信号ＲＥＭを
出力するＣＰＵ４と、赤外線を発光させる赤外ＬＥＤ７
と、赤外ＬＥＤ７を駆動するトランジスタ８および抵抗
９と、電源投入時のリセット信号ＭＲＥＳＮを発生する
プルアップ抵抗１６およびコンデンサ１５とを有する構
成である。
【００２０】さらに、本発明の第１の実施例のリモート
コントローラは、基本クロックＣＬＫおよび電源投入時
のリセット信号ＭＲＥＳＮを受けキーデータ１２により
リセット信号ＫＲＥＳＮを発生するリセット回路１３
と、リセット信号ＫＲＥＳＮおよび電源投入時のリセッ
ト信号ＭＲＥＳＮを受け初期化信号ＲＥＳＮをプログラ
ムカウンタ１およびＣＰＵ４とリセット回路１３へ出力
しそれぞれを初期化するＡＮＤ回路１４とを有してい
る。
コントローラは、基本クロックＣＬＫおよび電源投入時
のリセット信号ＭＲＥＳＮを受けキーデータ１２により
リセット信号ＫＲＥＳＮを発生するリセット回路１３
と、リセット信号ＫＲＥＳＮおよび電源投入時のリセッ
ト信号ＭＲＥＳＮを受け初期化信号ＲＥＳＮをプログラ
ムカウンタ１およびＣＰＵ４とリセット回路１３へ出力
しそれぞれを初期化するＡＮＤ回路１４とを有してい
る。
【００２１】この実施例のリモートコントローラのリセ
ット回路１３は、キーデータ１２のすべてが“Ｈｉｇ
ｈ”レベルであり、その後キーデータ１２のいずれか１
つが“Ｌｏｗ”レベルになり、再びキーデータ１２がす
べて“Ｈｉｇｈ”レベルになった場合、キーによるリセ
ット信号ＫＲＥＳＮを出力する構成である。リセット信
号ＫＲＥＳＮは、“Ｌｏｗ”レベルをアクティブとし
て、ＡＮＤゲート１４に出力される。ＡＮＤゲート１４
は、電源投入時のリセット信号ＭＲＥＳＮおよびキーに
よるリセット信号ＫＲＥＳＮのそれぞれを入力し、どち
らか一方がアクティブレベル（“Ｌｏｗ”）の場合、プ
ログラムカウンタ１と、ＣＰＵ４とリセット回路１３と
へ、信号ＲＥＳＮを出力し、初期化する。また、リセッ
ト信号ＭＲＥＳＮのみアクティブの場合は、発振回路３
も初期化される構成である。
ット回路１３は、キーデータ１２のすべてが“Ｈｉｇ
ｈ”レベルであり、その後キーデータ１２のいずれか１
つが“Ｌｏｗ”レベルになり、再びキーデータ１２がす
べて“Ｈｉｇｈ”レベルになった場合、キーによるリセ
ット信号ＫＲＥＳＮを出力する構成である。リセット信
号ＫＲＥＳＮは、“Ｌｏｗ”レベルをアクティブとし
て、ＡＮＤゲート１４に出力される。ＡＮＤゲート１４
は、電源投入時のリセット信号ＭＲＥＳＮおよびキーに
よるリセット信号ＫＲＥＳＮのそれぞれを入力し、どち
らか一方がアクティブレベル（“Ｌｏｗ”）の場合、プ
ログラムカウンタ１と、ＣＰＵ４とリセット回路１３と
へ、信号ＲＥＳＮを出力し、初期化する。また、リセッ
ト信号ＭＲＥＳＮのみアクティブの場合は、発振回路３
も初期化される構成である。
【００２２】さらに、図２を参照すると、この実施例の
リモートコントローラは、Ｎｃｈオープンドレイントラ
ンジスタ６１，６２および６３のそれぞれで構成される
キーソース回路６と、プルアップ抵抗１１１，１１２お
よび１１３のそれぞれで構成されるキーリターン回路１
１がキーマトリックス１０のどれかのあるキーが押され
た場合、いずれか１つのキーが接続され、キーデータ１
２がすべて“Ｈｉｇｈ”レベルからいずれか１つが“Ｌ
ｏｗ”レベルとなり、ＮＡＮＤゲート１３５が“Ｌｏ
ｗ”レベルから“Ｈｉｇｈ”レベルになる。
リモートコントローラは、Ｎｃｈオープンドレイントラ
ンジスタ６１，６２および６３のそれぞれで構成される
キーソース回路６と、プルアップ抵抗１１１，１１２お
よび１１３のそれぞれで構成されるキーリターン回路１
１がキーマトリックス１０のどれかのあるキーが押され
た場合、いずれか１つのキーが接続され、キーデータ１
２がすべて“Ｈｉｇｈ”レベルからいずれか１つが“Ｌ
ｏｗ”レベルとなり、ＮＡＮＤゲート１３５が“Ｌｏ
ｗ”レベルから“Ｈｉｇｈ”レベルになる。
【００２３】ＮＡＮＤゲート１３５の出力がバイナリフ
リップフロップ１３３のクロック端子Ｃ３へ入力され、
反転クロック端子ＣＮ３へはインバータ１３４を介して
入力される。バイナリフリップフロップ１３３の反転出
力ＱＮ３は、キーがはなされＮＡＮＤゲート１３５の出
力が再び“Ｌｏｗ”レベルになると、“Ｌｏｗ”レベル
を出力する。
リップフロップ１３３のクロック端子Ｃ３へ入力され、
反転クロック端子ＣＮ３へはインバータ１３４を介して
入力される。バイナリフリップフロップ１３３の反転出
力ＱＮ３は、キーがはなされＮＡＮＤゲート１３５の出
力が再び“Ｌｏｗ”レベルになると、“Ｌｏｗ”レベル
を出力する。
【００２４】ＡＮＤゲート１３７は、バイナリフリップ
フロップ１３３の反転出力ＱＮ３と電源投入時のリセッ
ト信号ＭＲＥＳＮとを入力し、どちらか一方が“Ｌｏ
ｗ”レベルの場合、アクティブ“Ｌｏｗ”レベルを出力
し、Ｄフリップフロップ１３２の入力端子ＲＮ２に入力
されＤフリップフロップ１３２はリセットされる。Ｄフ
リップフロップ１３１および１３２のそれぞれのクロッ
ク入力端子Ｃ１およびＣ２は発振回路３から出力される
基本クロック信号ＣＬＫの供給を受け、Ｄフリップフロ
ップ１３１および１３２のそれぞれの反転クロック端子
ＣＮ１およびＣＮ２はインバータ１３６を介して基本ク
ロック信号ＣＬＫの供給を受ける。
フロップ１３３の反転出力ＱＮ３と電源投入時のリセッ
ト信号ＭＲＥＳＮとを入力し、どちらか一方が“Ｌｏ
ｗ”レベルの場合、アクティブ“Ｌｏｗ”レベルを出力
し、Ｄフリップフロップ１３２の入力端子ＲＮ２に入力
されＤフリップフロップ１３２はリセットされる。Ｄフ
リップフロップ１３１および１３２のそれぞれのクロッ
ク入力端子Ｃ１およびＣ２は発振回路３から出力される
基本クロック信号ＣＬＫの供給を受け、Ｄフリップフロ
ップ１３１および１３２のそれぞれの反転クロック端子
ＣＮ１およびＣＮ２はインバータ１３６を介して基本ク
ロック信号ＣＬＫの供給を受ける。
【００２５】Ｄフリップフロップ１３２は、ＡＮＤゲー
ト１３７によりリセットされた後、入力端子Ｄ２に“Ｈ
ｉｇｈ”レベルを入力しているため、基本クロック信号
ＣＬＫが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルにな
ると、出力端子Ｑ２より、“Ｈｉｇｈ”レベルを出力す
る。Ｄフリップフロップ１３１は、Ｄフリップフロップ
１３２の出力端子Ｑ２を入力端子Ｄ１に受けるため、入
力端子Ｄ１に“Ｈｉｇｈ”レベルを出力する。
ト１３７によりリセットされた後、入力端子Ｄ２に“Ｈ
ｉｇｈ”レベルを入力しているため、基本クロック信号
ＣＬＫが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルにな
ると、出力端子Ｑ２より、“Ｈｉｇｈ”レベルを出力す
る。Ｄフリップフロップ１３１は、Ｄフリップフロップ
１３２の出力端子Ｑ２を入力端子Ｄ１に受けるため、入
力端子Ｄ１に“Ｈｉｇｈ”レベルを出力する。
【００２６】また、Ｄフリップフロップ１３１には入力
端子ＲＮ１にリセット信号ＭＲＥＳＮが入力されバイナ
リフリップフロップ１３３の入力端子ＲＮ３にはＲＥＳ
Ｎが入力される。すなわち、バイナリフリップフロップ
１３３は、ＮＡＮＤゲート１３５の出力が“Ｌｏｗ”レ
ベルから“Ｈｉｇｈ”レベルになると、反転出力端子Ｑ
Ｎ３より“Ｌｏｗ”レベルを出力し、Ｄフリップフロッ
プ１３２がリセットされ、出力端子Ｑ２より“Ｌｏｗ”
レベルを出力する。Ｄフリップフロップ１３１は、基本
クロック信号ＣＬＫにより、出力端子Ｑ１より“Ｌｏ
ｗ”レベルを出力する間、リセット信号ＫＲＥＳＮおよ
びキーによるリセット信号ＲＥＳＮのそれぞれはアクテ
ィブ“Ｌｏｗ”レベルとなる。
端子ＲＮ１にリセット信号ＭＲＥＳＮが入力されバイナ
リフリップフロップ１３３の入力端子ＲＮ３にはＲＥＳ
Ｎが入力される。すなわち、バイナリフリップフロップ
１３３は、ＮＡＮＤゲート１３５の出力が“Ｌｏｗ”レ
ベルから“Ｈｉｇｈ”レベルになると、反転出力端子Ｑ
Ｎ３より“Ｌｏｗ”レベルを出力し、Ｄフリップフロッ
プ１３２がリセットされ、出力端子Ｑ２より“Ｌｏｗ”
レベルを出力する。Ｄフリップフロップ１３１は、基本
クロック信号ＣＬＫにより、出力端子Ｑ１より“Ｌｏ
ｗ”レベルを出力する間、リセット信号ＫＲＥＳＮおよ
びキーによるリセット信号ＲＥＳＮのそれぞれはアクテ
ィブ“Ｌｏｗ”レベルとなる。
【００２７】このようにして、キーマトリックス１０に
キー入力があった場合、リセット回路１３により初期化
ができるため、電源電圧変動による暴走がおきたとして
も、防止できるようになる。
キー入力があった場合、リセット回路１３により初期化
ができるため、電源電圧変動による暴走がおきたとして
も、防止できるようになる。
【００２８】図３に示すように、電源投入後のリセット
信号ＭＲＥＳＮが発生し、リセット後、スタンバイ状態
となり、ＮＡＮＤゲート１３５の出力が“Ｈｉｇｈ”レ
ベルから“Ｌｏｗ”レベルにかなると、Ｄフリップフロ
ップ１３２がリセットされ、Ｄフリップフロップ１３１
の入力端子Ｄ１に“Ｌｏｗ”レベルが入力されて、リセ
ット信号ＫＲＥＳＮが“Ｌｏｗ”レベルとなり、同時に
キーによるリセット信号ＲＥＳＮが“Ｌｏｗ”レベルと
なる。
信号ＭＲＥＳＮが発生し、リセット後、スタンバイ状態
となり、ＮＡＮＤゲート１３５の出力が“Ｈｉｇｈ”レ
ベルから“Ｌｏｗ”レベルにかなると、Ｄフリップフロ
ップ１３２がリセットされ、Ｄフリップフロップ１３１
の入力端子Ｄ１に“Ｌｏｗ”レベルが入力されて、リセ
ット信号ＫＲＥＳＮが“Ｌｏｗ”レベルとなり、同時に
キーによるリセット信号ＲＥＳＮが“Ｌｏｗ”レベルと
なる。
【００２９】また、設定信号ＲＥＭが発生したための電
源電圧降下で暴走状態になった時、電池を交換しても、
電源とＧＮＤの間に外付けでコンデンサ１５がある場
合、電源投入後のリセット信号ＭＲＥＳＮが“Ｌｏｗ”
レベルにならなくても、初期化信号ＲＥＳＮにより、Ｃ
ＰＵ４を初期化でき、プログラムカウンタ１を００Ｈに
できる。
源電圧降下で暴走状態になった時、電池を交換しても、
電源とＧＮＤの間に外付けでコンデンサ１５がある場
合、電源投入後のリセット信号ＭＲＥＳＮが“Ｌｏｗ”
レベルにならなくても、初期化信号ＲＥＳＮにより、Ｃ
ＰＵ４を初期化でき、プログラムカウンタ１を００Ｈに
できる。
【００３０】次に、本発明の第２の実施例のリモートコ
ントローラのリセット回路の構成を示す図４を参照し
て、本発明の第２の実施例のリモートコントローラにつ
いて説明する。
ントローラのリセット回路の構成を示す図４を参照し
て、本発明の第２の実施例のリモートコントローラにつ
いて説明する。
【００３１】図４を参照すると、この実施例のリモート
コントローラは、第１の実施例のリモートコントローラ
回路のリセット回路１３の代りに、キーデータ１２を受
けるＮＡＮＤ回路１４５と、このＮＡＮＤ回路１４５の
出力をクロック端子Ｃ４およびインバータ１４４を介し
て反転クロック端子ＣＮ４に受けて反転出力端子ＱＮ４
からリセット信号ＫＲＥＳＮを出力するバイナリフリッ
プフロップ１４３と、初期化信号ＲＥＳＮを受けこの信
号を遅延する遅延回路１３８と、電源投入時に発生する
リセット信号ＭＲＥＳＮおよび遅延回路１３８の出力信
号をそれぞれ受けバイナリフリップフロップ１４３をリ
セットする出力信号を出力するＡＮＤ回路１３９とから
成るリセット回路１４０を有する以外は第１の実施例の
リモートコントローラと同じ構成であり、同一構成要素
には同一参照符号を付してある。
コントローラは、第１の実施例のリモートコントローラ
回路のリセット回路１３の代りに、キーデータ１２を受
けるＮＡＮＤ回路１４５と、このＮＡＮＤ回路１４５の
出力をクロック端子Ｃ４およびインバータ１４４を介し
て反転クロック端子ＣＮ４に受けて反転出力端子ＱＮ４
からリセット信号ＫＲＥＳＮを出力するバイナリフリッ
プフロップ１４３と、初期化信号ＲＥＳＮを受けこの信
号を遅延する遅延回路１３８と、電源投入時に発生する
リセット信号ＭＲＥＳＮおよび遅延回路１３８の出力信
号をそれぞれ受けバイナリフリップフロップ１４３をリ
セットする出力信号を出力するＡＮＤ回路１３９とから
成るリセット回路１４０を有する以外は第１の実施例の
リモートコントローラと同じ構成であり、同一構成要素
には同一参照符号を付してある。
【００３２】本発明の第２の実施例のコントローラのリ
セット回路１４０は、バイナリフリップフロップ１４３
の出力端子ＱＮ４からリセット信号ＫＲＥＳＮを出力す
る。ＡＮＤ回路１３９の入力として、初期化信号ＲＥＳ
Ｎを入力する遅延回路１３８の出力とリセット信号ＭＲ
ＥＳＮを入力し、どちらか一方が“Ｌｏｗ”レベルのと
き、バイナリフリップフロップ１３３のリセット端子Ｒ
Ｎ４に出力する。
セット回路１４０は、バイナリフリップフロップ１４３
の出力端子ＱＮ４からリセット信号ＫＲＥＳＮを出力す
る。ＡＮＤ回路１３９の入力として、初期化信号ＲＥＳ
Ｎを入力する遅延回路１３８の出力とリセット信号ＭＲ
ＥＳＮを入力し、どちらか一方が“Ｌｏｗ”レベルのと
き、バイナリフリップフロップ１３３のリセット端子Ｒ
Ｎ４に出力する。
【００３３】すなわち、本実施例のリセット回路１４０
は第１の実施例のリモートコントロール回路のリセット
回路１３のＤフリッププロップ１３１，１３２の代わり
に遅延回路１３８でリセット信号ＫＲＥＳＮを発生させ
ている。また、遅延回路１３８は複数のインバータで構
成できる。
は第１の実施例のリモートコントロール回路のリセット
回路１３のＤフリッププロップ１３１，１３２の代わり
に遅延回路１３８でリセット信号ＫＲＥＳＮを発生させ
ている。また、遅延回路１３８は複数のインバータで構
成できる。
【００３４】また、本発明のリモートコントローラにお
いて、複数キーを続けて押す場合、リセット回路１３ま
たはリセット回路１４０により、一度目のキーデータが
初期化されないように、キーデータ１２を保持する回路
をＣＰＵ４内に設ければ、リセット信号ＫＲＥＳＮで初
期化されてもＣＰＵ４内で保持するため、リセット後、
スタンバイ状態になる前に、一度目のキーデータ１２に
よって処理を変更するプログラムにすれば可能である。
いて、複数キーを続けて押す場合、リセット回路１３ま
たはリセット回路１４０により、一度目のキーデータが
初期化されないように、キーデータ１２を保持する回路
をＣＰＵ４内に設ければ、リセット信号ＫＲＥＳＮで初
期化されてもＣＰＵ４内で保持するため、リセット後、
スタンバイ状態になる前に、一度目のキーデータ１２に
よって処理を変更するプログラムにすれば可能である。
【００３５】
【発明の効果】以上説明したように、本発明は、キーデ
ータが入力される度に、リセット信号を発生し、初期化
するため、電圧変動や外来ノイズで暴走状態になって
も、キーが押される度、暴走を解除することができる。
ータが入力される度に、リセット信号を発生し、初期化
するため、電圧変動や外来ノイズで暴走状態になって
も、キーが押される度、暴走を解除することができる。
【００３６】また、リセット回路に遅延回路を用いれ
ば、容易にリセット回路が構成できる。
ば、容易にリセット回路が構成できる。
【図１】本発明の第１の実施例のリモートコントローラ
のブロック図である。
のブロック図である。
【図２】図１に示した本発明の第１の実施例のリモート
コントローラのリセット回路の詳細回路図である。
コントローラのリセット回路の詳細回路図である。
【図３】図１に示した実施例の各部におけるタイミング
チャートである。
チャートである。
【図４】本発明の第２の実施例のリモートコントローラ
のリセット回路の詳細回路図である。
のリセット回路の詳細回路図である。
【図５】従来例のリモートコントローラの一例を示すブ
ロック図である。
ロック図である。
【図６】図５に示した従来例のリモートコントローラの
キーマトリックスの回路図である。
キーマトリックスの回路図である。
１ プログラムカウンタ ２ ＲＯＭ ３ 発振回路 ４ ＣＰＵ ５ 出力ポート ６ キーソース回路 ７ 赤外ＬＥＤ ８ トランジスタ ９，１６，１１１，１１２，１１３ 抵抗 １０ キーマトリックス １１ キーリターン回路 １２ キーデータ １３，１４０ リセット回路 １４，１３７，１３９ ＡＮＤ回路 １５ コンデンサ ６１，６２，６３ ＮｃｈオープンドレインＭＯＳト
ランジスタ １３１，１３２ Ｄフリップフロップ １３３，１４３ バイナリフリップフロップ １３４，１３６，１４４ インバータ １３５，１４５ ＮＡＮＤ回路 １３８ 遅延回路 ＣＬＫ 基本クロック ＫＲＥＳＮ，ＭＲＥＳＮ リセット信号 ＲＥＭ 設定信号 ＲＥＳＮ 初期化信号
ランジスタ １３１，１３２ Ｄフリップフロップ １３３，１４３ バイナリフリップフロップ １３４，１３６，１４４ インバータ １３５，１４５ ＮＡＮＤ回路 １３８ 遅延回路 ＣＬＫ 基本クロック ＫＲＥＳＮ，ＭＲＥＳＮ リセット信号 ＲＥＭ 設定信号 ＲＥＳＮ 初期化信号
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/00 G06F 1/24 H04Q 9/00
Claims (5)
- 【請求項１】 電源投入時に第１のリセット信号を発生
するリセット信号発生手段と、プログラムを格納するメ
モリと、このメモリのアドレスを設定するプログラムカ
ウンタと、基本クロック信号を発生し、前記第１のリセ
ット信号を受ける発振回路と、外部データを入力するキ
ーマトリックスを構成するキーソース回路と、前記外部
データを前記キーマトリックスにより入力しキーデータ
を出力するキーリターン回路と、前記基本クロック信号
を受け前記キーデータおよび前記メモリの出力を処理し
設定信号および前記キーソース回路を制御する制御信号
のそれぞれを出力するＣＰＵと、前記設定信号を受け表
示装置の駆動回路を制御する出力ポートと、前記第１の
リセット信号および前記キーデータを受け、前記キーデ
ータのすべてが高電位レベルであり、その後前記キーデ
ータのいずれか１つが低電位レベルになり、さらに前記
キーデータのすべてが高電位レベルになるとき第２のリ
セット信号を発生するリセット回路と、前記第１および
第２のリセット信号を受け、前記プログラムカウンタお
よび前記ＣＰＵおよび前記リセット回路のそれぞれを初
期化する初期化手段とを有することを特徴とするリモー
トコントローラ。 - 【請求項２】 前記メモリはＲＯＭ構成であることを特
徴とする請求項１記載のリモートコントローラ。 - 【請求項３】 前記初期化手段は前記第１および第２の
リセット信号を入力とし初期化信号を出力するＡＮＤ回
路であることを特徴とする請求項１または２記載のリモ
ートコントローラ。 - 【請求項４】 前記リセット回路は、前記キーデータを
入力とするＮＡＮＤ回路と、このＮＡＮＤ回路の出力を
クロック端子に受け前記初期化信号をリセット端子に受
けるバイナリフリップフロップと、このバイナリフリッ
プフロップの反転出力および前記第１のリセット信号の
それぞれを入力とする第１のＡＮＤ回路と、前記基本ク
ロックを受け高電位レベルを入力とし前記第１のＡＮＤ
回路の出力をリセット端子に受ける第１のＤフリップフ
ロップと、この第１のＤフリップフロップの出力を入力
とし前記第１のリセット信号をリセット端子に受け基本
クロックを受けて前記第２のリセット信号を出力する第
２のフリップフロップとを有することを特徴とする請求
項１，２または３記載のリモートコントローラ。 - 【請求項５】 前記リセット回路は、前記初期化信号を
受ける遅延回路と、前記第１のリセット信号および前記
遅延回路の出力を入力とする第２のＡＮＤ回路と、前記
キーデータを入力とするＮＡＮＤ回路と、このＮＡＮＤ
回路の出力をクロック端子に受け前記第２のＡＮＤ回路
の出力をリセット端子に受け前記第２のリセット信号を
出力するバイナリフリップフロップとを有することを特
徴とする請求項１，２または３記載のリモートコントロ
ーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06030661A JP3076188B2 (ja) | 1994-02-28 | 1994-02-28 | リモートコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06030661A JP3076188B2 (ja) | 1994-02-28 | 1994-02-28 | リモートコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07239794A JPH07239794A (ja) | 1995-09-12 |
| JP3076188B2 true JP3076188B2 (ja) | 2000-08-14 |
Family
ID=12309940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06030661A Expired - Lifetime JP3076188B2 (ja) | 1994-02-28 | 1994-02-28 | リモートコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076188B2 (ja) |
-
1994
- 1994-02-28 JP JP06030661A patent/JP3076188B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07239794A (ja) | 1995-09-12 |
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