JP2531376B2 - マイクロコンピュ―タ - Google Patents
マイクロコンピュ―タInfo
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- 238000001514 detection method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims 1
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- 238000003708 edge detection Methods 0.000 description 6
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- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に、、プログラム内蔵メモリ（通常、リードオ
ンリメモリ（ＲＯＭ））有するマイクロコンピュータの
テストモード設定方式の改良に関する
関し、特に、、プログラム内蔵メモリ（通常、リードオ
ンリメモリ（ＲＯＭ））有するマイクロコンピュータの
テストモード設定方式の改良に関する
【０００２】
【従来の技術】プログラム内蔵ＲＯＭを有するマイクロ
コンピュータにおいては、中央処理装置（ＣＰＵ）その
他周辺回路の厳密な動作テストを行う必要があり、この
場合、マイクロコンピュータをテストモード状態にして
プログラム内蔵ＲＯＭのプログラムを用いずにテストを
行う。
コンピュータにおいては、中央処理装置（ＣＰＵ）その
他周辺回路の厳密な動作テストを行う必要があり、この
場合、マイクロコンピュータをテストモード状態にして
プログラム内蔵ＲＯＭのプログラムを用いずにテストを
行う。
【０００３】図８は従来のプログラム内蔵ＲＯＭを有す
るマイクロコンピュータを示すブロック回路図である。
図８において、１はＣＰＵ、２はプログラム内蔵ＲＯ
Ｍ、３はプログラム内蔵ＲＯＭ２の内容をラッチするＲ
ＯＭデータラッチ、４、５は入出力端子Ｔ１、Ｔ２との
間でデータをラッチする汎用ポートラッチである。内部
バス６はこれらＣＰＵ１、汎用ポートラッチ４、５、そ
の他周辺回路（図示せず）を接続している。さらに、テ
ストモード状態を設定するために、専用テスト端子ＴＳ
及びこれに接続されたテストモード設定回路７を設け、
このテストモード設定回路７の出力ＴＳＴに応じて３つ
のスイッチ８、９、１０を制御する。
るマイクロコンピュータを示すブロック回路図である。
図８において、１はＣＰＵ、２はプログラム内蔵ＲＯ
Ｍ、３はプログラム内蔵ＲＯＭ２の内容をラッチするＲ
ＯＭデータラッチ、４、５は入出力端子Ｔ１、Ｔ２との
間でデータをラッチする汎用ポートラッチである。内部
バス６はこれらＣＰＵ１、汎用ポートラッチ４、５、そ
の他周辺回路（図示せず）を接続している。さらに、テ
ストモード状態を設定するために、専用テスト端子ＴＳ
及びこれに接続されたテストモード設定回路７を設け、
このテストモード設定回路７の出力ＴＳＴに応じて３つ
のスイッチ８、９、１０を制御する。
【０００４】たとえば、通常動作時には、専用テスト端
子ＴＳがローレベルになり、この結果、テストモード設
定回路７の出力ＴＳＴがローレベルとなると、スイッチ
８はＲＯＭ２をＲＯＭデータラッチ８に接続し、スイッ
チ９、１０は各入出力端子Ｔ１、Ｔ２を汎用ポートラッ
チ４、５に接続する。この結果、ＣＰＵ１はＲＯＭ２の
内容に従って動作し、汎用ポートラッチ４、５及び入出
力端子Ｔ１、Ｔ２との間でデータのやり取りを行う。こ
のように、ＣＰＵ１はプログラム内蔵ＲＯＭ２の内容に
従って通常動作を行う。
子ＴＳがローレベルになり、この結果、テストモード設
定回路７の出力ＴＳＴがローレベルとなると、スイッチ
８はＲＯＭ２をＲＯＭデータラッチ８に接続し、スイッ
チ９、１０は各入出力端子Ｔ１、Ｔ２を汎用ポートラッ
チ４、５に接続する。この結果、ＣＰＵ１はＲＯＭ２の
内容に従って動作し、汎用ポートラッチ４、５及び入出
力端子Ｔ１、Ｔ２との間でデータのやり取りを行う。こ
のように、ＣＰＵ１はプログラム内蔵ＲＯＭ２の内容に
従って通常動作を行う。
【０００５】他方、テストモード動作時には、専用テス
ト端子ＴＳがハイレベルとなり、この結果、テストモー
ド設定回路７の出力ＴＳＴがハイレベルとなると、スイ
ッチ８、９は入出力端子Ｔ１をＲＯＭデータラッチ３に
接続し、スイッチ１０は入出力端子Ｔ２を内部バス６に
接続する。この結果、入出力端子Ｔ１がテストプログラ
ムの入力端子として作用し、入出力端子Ｔ２がテストモ
ニタ端子として作用することになり、ＣＰＵ１はテスト
モード動作を実行することになる。
ト端子ＴＳがハイレベルとなり、この結果、テストモー
ド設定回路７の出力ＴＳＴがハイレベルとなると、スイ
ッチ８、９は入出力端子Ｔ１をＲＯＭデータラッチ３に
接続し、スイッチ１０は入出力端子Ｔ２を内部バス６に
接続する。この結果、入出力端子Ｔ１がテストプログラ
ムの入力端子として作用し、入出力端子Ｔ２がテストモ
ニタ端子として作用することになり、ＣＰＵ１はテスト
モード動作を実行することになる。
【０００６】図８におけるテストモード設定回路９は専
用テスト端子ＴＳに接続されているので、単純な回路た
とえばインバータを２つ接続したもので構成できる。し
かし、専用テスト端子ＴＳを設けずに、一般の入出力端
子の１つをテスト端子として兼用させることもできる。
この場合には、図９の（Ａ）に示すごとく、特別な高電
圧が兼用端子に印加されたときにテストモード動作に移
行させ、あるいは、図９の（Ｂ）に示すごとく、負電圧
が兼用端子に印加されたときにテストモード動作に移行
させる。
用テスト端子ＴＳに接続されているので、単純な回路た
とえばインバータを２つ接続したもので構成できる。し
かし、専用テスト端子ＴＳを設けずに、一般の入出力端
子の１つをテスト端子として兼用させることもできる。
この場合には、図９の（Ａ）に示すごとく、特別な高電
圧が兼用端子に印加されたときにテストモード動作に移
行させ、あるいは、図９の（Ｂ）に示すごとく、負電圧
が兼用端子に印加されたときにテストモード動作に移行
させる。
【０００７】たとえば、図９の（Ａ）においては、入出
力端子Ｔ１の１ピンＴ１0にＰチャネルＭＯＳトランジ
スタＱP1、Ｑn1よりなるインバータを接続し、さらに、
端子Ｔ１0と接地電源ＧＮＤとの間にＰチャネルＭＯＳ
トランジスタＱP2及びＮチャネルＭＯＳトランジスタＱ
n2よりなるインバータを接続する。この結果、インバー
タＱP1、Ｑn1によって端子Ｔ１0の電圧は通常の入力信
号＊Ｔ１0（＊Ｔ１0はＴ１0の反転を表す）に変換され
る。また、端子Ｔ１0の電圧が通常の値つまり０〜ＶCC
であれば、ＰチャネルＭＯＳトランジスタＱP2のソース
電圧がそのゲート電圧を越えないので、ＰチャネルＭＯ
ＳトランジスタＱP2は常にオフであり、従って、Ｎチャ
ネルＭＯＳトランジスタＱn2は常にオンとなる。この結
果、テストモード信号ＴＳＴはローレベルとなる。他
方、テストモード動作に移行するために、端子Ｔ１0の
電圧をＶCC＋｜ＶthP｜＋α（ただし、ＶthPはＰチャネ
ルＭＯＳトランジスタＱP2のしきい値電圧、αは正の
値）とすると、ＰチャネルＭＯＳトランジスタＱP2はオ
ンとなり、この結果、テストモード信号ＴＳＴはハイレ
ベル（ＶCC）となり、テストモードを設定することにな
る。
力端子Ｔ１の１ピンＴ１0にＰチャネルＭＯＳトランジ
スタＱP1、Ｑn1よりなるインバータを接続し、さらに、
端子Ｔ１0と接地電源ＧＮＤとの間にＰチャネルＭＯＳ
トランジスタＱP2及びＮチャネルＭＯＳトランジスタＱ
n2よりなるインバータを接続する。この結果、インバー
タＱP1、Ｑn1によって端子Ｔ１0の電圧は通常の入力信
号＊Ｔ１0（＊Ｔ１0はＴ１0の反転を表す）に変換され
る。また、端子Ｔ１0の電圧が通常の値つまり０〜ＶCC
であれば、ＰチャネルＭＯＳトランジスタＱP2のソース
電圧がそのゲート電圧を越えないので、ＰチャネルＭＯ
ＳトランジスタＱP2は常にオフであり、従って、Ｎチャ
ネルＭＯＳトランジスタＱn2は常にオンとなる。この結
果、テストモード信号ＴＳＴはローレベルとなる。他
方、テストモード動作に移行するために、端子Ｔ１0の
電圧をＶCC＋｜ＶthP｜＋α（ただし、ＶthPはＰチャネ
ルＭＯＳトランジスタＱP2のしきい値電圧、αは正の
値）とすると、ＰチャネルＭＯＳトランジスタＱP2はオ
ンとなり、この結果、テストモード信号ＴＳＴはハイレ
ベル（ＶCC）となり、テストモードを設定することにな
る。
【０００８】また、図９の（Ｂ）においては、入出力端
子Ｔ１の１ピンＴ１0にＰチャネルＭＯＳトランジスタ
ＱP3及びＮチャネルＭＯＳトランジスタＱn3よりなるイ
ンバータを接続し、さらに、電源ＶCCと端子Ｔ１0との
間にＰチャネルＭＯＳトランジスタＱP4及びＮチャネル
ＭＯＳトランジスタＱn4よりなるインバータを接続す
る。この結果、インバータＱP3、Ｑn3によって端子Ｔ１
0の電圧は通常の入力信号＊Ｔ１0に変換される。また、
端子Ｔ１0の電圧が通常の値つまり０〜ＶCCであれば、
ＮチャネルＭＯＳトランジスタＱn4のゲート電圧はその
ソース電圧より小さいので、ＮチャネルＭＯＳトランジ
スタＱn4は常にオフであり、従って、ＰチャネルＭＯＳ
トランジスタＱP4は常にオンしている。この結果、テス
トモード信号＊ＴＳＴ（＊ＴＳＴはＴＳＴの反転を表
す）はハイレベルとなる。他方、テストモード動作に移
行するために、端子Ｔ１0の電圧を−Ｖthn−β（ただ
し、ＶthnはＮチャネルＭＯＳトランジスタＱn4のしき
い値電圧、βは正の値）とすると、ＮチャネルＭＯＳト
ランジスタＱn4はオンとなり、この結果、テストモード
信号＊ＴＳＴはローレベルとなり、テストモードを設定
することになる。
子Ｔ１の１ピンＴ１0にＰチャネルＭＯＳトランジスタ
ＱP3及びＮチャネルＭＯＳトランジスタＱn3よりなるイ
ンバータを接続し、さらに、電源ＶCCと端子Ｔ１0との
間にＰチャネルＭＯＳトランジスタＱP4及びＮチャネル
ＭＯＳトランジスタＱn4よりなるインバータを接続す
る。この結果、インバータＱP3、Ｑn3によって端子Ｔ１
0の電圧は通常の入力信号＊Ｔ１0に変換される。また、
端子Ｔ１0の電圧が通常の値つまり０〜ＶCCであれば、
ＮチャネルＭＯＳトランジスタＱn4のゲート電圧はその
ソース電圧より小さいので、ＮチャネルＭＯＳトランジ
スタＱn4は常にオフであり、従って、ＰチャネルＭＯＳ
トランジスタＱP4は常にオンしている。この結果、テス
トモード信号＊ＴＳＴ（＊ＴＳＴはＴＳＴの反転を表
す）はハイレベルとなる。他方、テストモード動作に移
行するために、端子Ｔ１0の電圧を−Ｖthn−β（ただ
し、ＶthnはＮチャネルＭＯＳトランジスタＱn4のしき
い値電圧、βは正の値）とすると、ＮチャネルＭＯＳト
ランジスタＱn4はオンとなり、この結果、テストモード
信号＊ＴＳＴはローレベルとなり、テストモードを設定
することになる。
【０００９】しかしながら、図８に示すマイクロコンピ
ュータにおいては、専用テスト端子を有する必要があ
る。また、図８のマイクロコンピュータ、または図８の
マイクロコンピュータに図９に示すテストモード設定回
路を適用した場合には、電源電圧の変動、ノイズ等で誤
動作することがある。さらに、テストモードに移行した
際には通常動作モードに復帰することができない。
ュータにおいては、専用テスト端子を有する必要があ
る。また、図８のマイクロコンピュータ、または図８の
マイクロコンピュータに図９に示すテストモード設定回
路を適用した場合には、電源電圧の変動、ノイズ等で誤
動作することがある。さらに、テストモードに移行した
際には通常動作モードに復帰することができない。
【００１０】図１０は他の従来のマイクロコンピュータ
のテストモード設定回路を示すブロック回路図である
（参照：特開平２−１９９３１号公報）。図１０におい
ては、電源電圧の変動、ノイズ等による誤動作を防止で
き、また、テストモードに移行した際にも通常動作モー
ドに復帰することもできる。すなわち、入出力端子Ｔ２
と兼用の複数のピンよりなる所定端子Ｔ２’に特定パタ
ーンが与えられたときにテスト条件検出回路１１はフリ
ップフロップ１２をセットしてテストモード信号ＴＳＴ
をハイレベルにしてテストモードに入る。また、同時
に、テスト条件検出回路１１はタイマ１３をリセットし
て所定時間の計数を開始させる。この結果、タイマ１３
が所定時間をタイムアップしてオーバフロー出力ＯＶＦ
を出力すると、フリップフロップ１２がリセットされて
テストモード信号ＴＳＴはローレベルとなり、通常動作
モードに復帰する。従って、誤って特定パターンが特定
端子Ｔ２’に印加されても、所定時間経過後には通常動
作モードに復帰できる。他方、図１０のマイクロコンピ
ュータにおいて、テストモードを継続させる場合には、
タイマ１３の所定時間より短かい時間毎に外部よりリセ
ット信号ＲＳＴをタイマ１３に入力し、タイマ１３をリ
セットさせればよい。
のテストモード設定回路を示すブロック回路図である
（参照：特開平２−１９９３１号公報）。図１０におい
ては、電源電圧の変動、ノイズ等による誤動作を防止で
き、また、テストモードに移行した際にも通常動作モー
ドに復帰することもできる。すなわち、入出力端子Ｔ２
と兼用の複数のピンよりなる所定端子Ｔ２’に特定パタ
ーンが与えられたときにテスト条件検出回路１１はフリ
ップフロップ１２をセットしてテストモード信号ＴＳＴ
をハイレベルにしてテストモードに入る。また、同時
に、テスト条件検出回路１１はタイマ１３をリセットし
て所定時間の計数を開始させる。この結果、タイマ１３
が所定時間をタイムアップしてオーバフロー出力ＯＶＦ
を出力すると、フリップフロップ１２がリセットされて
テストモード信号ＴＳＴはローレベルとなり、通常動作
モードに復帰する。従って、誤って特定パターンが特定
端子Ｔ２’に印加されても、所定時間経過後には通常動
作モードに復帰できる。他方、図１０のマイクロコンピ
ュータにおいて、テストモードを継続させる場合には、
タイマ１３の所定時間より短かい時間毎に外部よりリセ
ット信号ＲＳＴをタイマ１３に入力し、タイマ１３をリ
セットさせればよい。
【００１１】
【発明が解決しようとする課題】しかしながら、図１０
に示すマイクロコンピュータにおいては、テストモード
を固定つまり継続させるためには、所定時間内の周期毎
にリセット信号を外部より入力しなければならず、この
結果、外部の制御が複雑になるという課題がある。従っ
て、本発明の目的は、誤動作等によりテストモードに入
った場合には自動的に通常動作モードに復帰できると共
に、テストモードを固定する場合には単純な手続で内部
的にテストモードを継続させることにある。
に示すマイクロコンピュータにおいては、テストモード
を固定つまり継続させるためには、所定時間内の周期毎
にリセット信号を外部より入力しなければならず、この
結果、外部の制御が複雑になるという課題がある。従っ
て、本発明の目的は、誤動作等によりテストモードに入
った場合には自動的に通常動作モードに復帰できると共
に、テストモードを固定する場合には単純な手続で内部
的にテストモードを継続させることにある。
【００１２】
【実施例】図１は本発明に係るマイクロコンピュータの
第１の実施例を示すブロック回路図である。図１におい
ては、図８の構成において、テストモード設定回路７に
図１０のテストモード信号発生回路を組込んだものであ
るが、図１０のリセット信号ＲＳＴはＣＰＵ１によって
内部発生している。また、２つのフリップフロップ１２
Ａ、１２Ｂが図１０のフリップフロップ１２の作用をな
す。
第１の実施例を示すブロック回路図である。図１におい
ては、図８の構成において、テストモード設定回路７に
図１０のテストモード信号発生回路を組込んだものであ
るが、図１０のリセット信号ＲＳＴはＣＰＵ１によって
内部発生している。また、２つのフリップフロップ１２
Ａ、１２Ｂが図１０のフリップフロップ１２の作用をな
す。
【００１３】また、図１において、１４は電源投入時マ
イクロコンピュータの各部を初期化するパワーオンクリ
ア信号ＰＯＣを発生するＰＯＣ信号発生回路、１５はフ
リップフロップ１Ｂの出力の立上りエッジを検出するエ
ッジ検出回路、１６は、ＰＯＣ信号発生回路１４のＰＯ
Ｃ信号及びＣＰＵ１のリセット信号ＲＳＴによってリセ
ットされ、エッジ検出回路１５の出力によってセットさ
れるフリップフロップである。また、１７はクロック端
子ＣＫのクロック信号にもとづいて各部たとえばＣＰＵ
１、タイマ１３等に供給するシステムクロック信号ＳＣ
Ｋを発生するシステムクロック信号発生回路である。ま
た、１８はパワーオンクリア信号ＰＯＣあるいはタイマ
１３のタイムアップであるオーバフロー信号ＯＶＦを受
けて各部を実際に初期化するリセット回路である。さら
に、１９はナンド回路、２０、はノア回路、２１、２２
はインバータである。
イクロコンピュータの各部を初期化するパワーオンクリ
ア信号ＰＯＣを発生するＰＯＣ信号発生回路、１５はフ
リップフロップ１Ｂの出力の立上りエッジを検出するエ
ッジ検出回路、１６は、ＰＯＣ信号発生回路１４のＰＯ
Ｃ信号及びＣＰＵ１のリセット信号ＲＳＴによってリセ
ットされ、エッジ検出回路１５の出力によってセットさ
れるフリップフロップである。また、１７はクロック端
子ＣＫのクロック信号にもとづいて各部たとえばＣＰＵ
１、タイマ１３等に供給するシステムクロック信号ＳＣ
Ｋを発生するシステムクロック信号発生回路である。ま
た、１８はパワーオンクリア信号ＰＯＣあるいはタイマ
１３のタイムアップであるオーバフロー信号ＯＶＦを受
けて各部を実際に初期化するリセット回路である。さら
に、１９はナンド回路、２０、はノア回路、２１、２２
はインバータである。
【００１４】何らかの原因で入出力端子Ｔ２に特定パタ
ーンが印加されてテストモードに入った場合の図１のマ
イクロコンピュータの動作を図２を参照して説明する。
電源投入後、時刻ｔ1において、システムクロック信号
ＳＣＫが発生し（図２の（Ｃ））、また、パワーオンク
リア信号ＰＯＣによってフリップフロップ１２Ｂはリセ
ットされ（図２の（Ｄ））、フリップフロップ１２Ａは
セットされ（図２の（Ｈ））、リセット回路１８は各部
を初期化する（図２の（Ｊ））。
ーンが印加されてテストモードに入った場合の図１のマ
イクロコンピュータの動作を図２を参照して説明する。
電源投入後、時刻ｔ1において、システムクロック信号
ＳＣＫが発生し（図２の（Ｃ））、また、パワーオンク
リア信号ＰＯＣによってフリップフロップ１２Ｂはリセ
ットされ（図２の（Ｄ））、フリップフロップ１２Ａは
セットされ（図２の（Ｈ））、リセット回路１８は各部
を初期化する（図２の（Ｊ））。
【００１５】次に、時刻ｔ2において、特定パターンが
入出力端子Ｔ２に印加されると、テスト条件検出回路１
１の出力はローレベルからハイレベルに変化する（図２
の（Ｂ））。この結果、フリップフロップ１２Ｂがセッ
トされ（図２の（Ｄ））、これにより、テストモード信
号ＴＳＴが発生する。従って、スイッチ８、９によって
入出力端子Ｔ１よりテストプログラムがＲＯＭデータラ
ッチ３に供給でき、他方、入出力端子Ｔ２をテストモニ
タ端子として作用せしめてテストモードに入る。また、
同時に、エッジ検出回路１５の出力からパルスが発生さ
れ（図２の（Ｅ））、従って、フリップフロップ１６は
セットされる（図２の（Ｆ））。この結果、タイマ１３
はナンド回路１９を介してシステムクロック信号ＳＣＫ
の計数を開始する。
入出力端子Ｔ２に印加されると、テスト条件検出回路１
１の出力はローレベルからハイレベルに変化する（図２
の（Ｂ））。この結果、フリップフロップ１２Ｂがセッ
トされ（図２の（Ｄ））、これにより、テストモード信
号ＴＳＴが発生する。従って、スイッチ８、９によって
入出力端子Ｔ１よりテストプログラムがＲＯＭデータラ
ッチ３に供給でき、他方、入出力端子Ｔ２をテストモニ
タ端子として作用せしめてテストモードに入る。また、
同時に、エッジ検出回路１５の出力からパルスが発生さ
れ（図２の（Ｅ））、従って、フリップフロップ１６は
セットされる（図２の（Ｆ））。この結果、タイマ１３
はナンド回路１９を介してシステムクロック信号ＳＣＫ
の計数を開始する。
【００１６】次に、時刻ｔ3において、タイマ１３がタ
イムアップしてそのオーバフロー出力ＯＶＦを発生する
と（図２の（Ｇ））、フリップフロップ１２Ａはリセッ
トされ（図２の（Ｈ））、この結果、フリップフロップ
１２Ｂがリセットされ（図２の（Ｄ））。従って、テス
トモード信号ＴＳＴがリセットされ、この結果、スイッ
チ８、９は図示のごとく復帰してテストモードは解除さ
れる。また、リセット回路１８は各部を初期化する（図
２の（Ｊ））。
イムアップしてそのオーバフロー出力ＯＶＦを発生する
と（図２の（Ｇ））、フリップフロップ１２Ａはリセッ
トされ（図２の（Ｈ））、この結果、フリップフロップ
１２Ｂがリセットされ（図２の（Ｄ））。従って、テス
トモード信号ＴＳＴがリセットされ、この結果、スイッ
チ８、９は図示のごとく復帰してテストモードは解除さ
れる。また、リセット回路１８は各部を初期化する（図
２の（Ｊ））。
【００１７】上述の状態で、時刻ｔ4において、再び特
定パターンが入出力端子Ｔ２に印加されても、フリップ
フロップ１２ＡはＰＯＣ信号のみによってセットされる
ので、テストモードに移行することはない。
定パターンが入出力端子Ｔ２に印加されても、フリップ
フロップ１２ＡはＰＯＣ信号のみによってセットされる
ので、テストモードに移行することはない。
【００１８】入出力端子Ｔ２に特定パターンが印加され
てテストモードに入ってこのテストモードを固定（継
続）する場合の図１のマイクロコンピュータの動作を図
３を参照して説明する。時刻ｔ1、ｔ2における動作は図
２の場合と同様である。すなわち、電源投入後、時刻ｔ
1において、システムクロック信号ＳＣＫが発生し（図
３の（Ｃ））、また、パワーオンクリア信号ＰＯＣによ
ってフリップフロップ１２Ｂはリセットされ（図３の
（Ｄ））、フリップフロップ１２Ａはセットされ（図３
の（Ｈ））、リセット回路１８は各部を初期化する（図
３の（Ｊ））。また、次に、時刻ｔ2において、特定パ
ターンが入出力端子Ｔ２に印加されると、テスト条件検
出回路１１の出力はローレベルからハイレベルに変化す
る（図３の（Ｂ））。この結果、フリップフロップ１２
Ｂがセットされ（図３の（Ｄ））、これにより、テスト
モード信号ＴＳＴが発生する。従って、スイッチ８、９
によって入出力端子Ｔ１よりテストプログラムがＲＯＭ
データラッチ３に供給でき、他方、入出力端子Ｔ２をテ
ストモニタ端子として作用せしめてテストモードに入
る。また、同時に、エッジ検出回路１５の出力からパル
スが発生され（図３の（Ｅ））、従って、フリップフロ
ップ１６はセットされる（図３の（Ｆ））。この結果、
タイマ１３はナンド回路１９を介してシステムクロック
信号ＳＣＫの計数を開始する。
てテストモードに入ってこのテストモードを固定（継
続）する場合の図１のマイクロコンピュータの動作を図
３を参照して説明する。時刻ｔ1、ｔ2における動作は図
２の場合と同様である。すなわち、電源投入後、時刻ｔ
1において、システムクロック信号ＳＣＫが発生し（図
３の（Ｃ））、また、パワーオンクリア信号ＰＯＣによ
ってフリップフロップ１２Ｂはリセットされ（図３の
（Ｄ））、フリップフロップ１２Ａはセットされ（図３
の（Ｈ））、リセット回路１８は各部を初期化する（図
３の（Ｊ））。また、次に、時刻ｔ2において、特定パ
ターンが入出力端子Ｔ２に印加されると、テスト条件検
出回路１１の出力はローレベルからハイレベルに変化す
る（図３の（Ｂ））。この結果、フリップフロップ１２
Ｂがセットされ（図３の（Ｄ））、これにより、テスト
モード信号ＴＳＴが発生する。従って、スイッチ８、９
によって入出力端子Ｔ１よりテストプログラムがＲＯＭ
データラッチ３に供給でき、他方、入出力端子Ｔ２をテ
ストモニタ端子として作用せしめてテストモードに入
る。また、同時に、エッジ検出回路１５の出力からパル
スが発生され（図３の（Ｅ））、従って、フリップフロ
ップ１６はセットされる（図３の（Ｆ））。この結果、
タイマ１３はナンド回路１９を介してシステムクロック
信号ＳＣＫの計数を開始する。
【００１９】テストモードを継続させるためには、タイ
マ１３がタイムアップするオーバフロー出力ＯＶＦを送
出する時刻ｔ3の前に、ＣＰＵ１がタイマ１３を停止す
るリセット信号ＲＳＴを発生する必要がある。この場
合、テストモード状態であるので、時刻ｔ3’におい
て、入出力端子Ｔ１、スイッチ８、９ＲＯＭデータラッ
チ３を介してテストプログラム中のリセット命令コード
がＣＰＵ１に入力されると、ＣＰＵ１はリセット信号Ｒ
ＳＴを発生する（図３の（Ｉ））。この結果、フリップ
フロップ１６はリセットされ、従って、ナンド回路１９
はディセーブルにされ、この結果、タイマ１３はその計
数動作を停止することになる。従って、フリップフロッ
プ１２Ａ、１２Ｂは、共に、セット状態に維持され、こ
の結果、テストモード信号ＴＳＴはハイレベルに継続さ
れることになる。つまり、テストモードは継続されるこ
とになる。
マ１３がタイムアップするオーバフロー出力ＯＶＦを送
出する時刻ｔ3の前に、ＣＰＵ１がタイマ１３を停止す
るリセット信号ＲＳＴを発生する必要がある。この場
合、テストモード状態であるので、時刻ｔ3’におい
て、入出力端子Ｔ１、スイッチ８、９ＲＯＭデータラッ
チ３を介してテストプログラム中のリセット命令コード
がＣＰＵ１に入力されると、ＣＰＵ１はリセット信号Ｒ
ＳＴを発生する（図３の（Ｉ））。この結果、フリップ
フロップ１６はリセットされ、従って、ナンド回路１９
はディセーブルにされ、この結果、タイマ１３はその計
数動作を停止することになる。従って、フリップフロッ
プ１２Ａ、１２Ｂは、共に、セット状態に維持され、こ
の結果、テストモード信号ＴＳＴはハイレベルに継続さ
れることになる。つまり、テストモードは継続されるこ
とになる。
【００２０】このように、第１の実施例によれば、テス
トモード状態におけるテストプログラムにおけるリセッ
ト命令コードがＣＰＵ１に供給されることにより、ＣＰ
Ｕ１はリセット信号ＲＳＴを発生する。この場合、この
リセット信号ＲＳＴの発生タイミングｔ3’がタイマ１
３のタイムアップ時刻ｔ3より前であれば、テストモー
ドは継続されることになる。
トモード状態におけるテストプログラムにおけるリセッ
ト命令コードがＣＰＵ１に供給されることにより、ＣＰ
Ｕ１はリセット信号ＲＳＴを発生する。この場合、この
リセット信号ＲＳＴの発生タイミングｔ3’がタイマ１
３のタイムアップ時刻ｔ3より前であれば、テストモー
ドは継続されることになる。
【００２１】図４は本発明に係るマイクロコンピュータ
の第２の実施例を示すブロック回路図であって、フリッ
プフロップ１６のセットをＰＯＣ信号発生回路１４のＰ
ＯＣ信号によって行うようにしたものである。このた
め、図１のエッジ検出回路１５は存在せず、ＰＯＣ信号
発生回路１４は出力がフリップフロップ１６のセット入
力に接続されている。この結果、図４のマイクロコンピ
ュータの動作は図５、図６に示すごとくなる。図５、図
６は図２、図３にそれぞれ対応するが、タイマ１３がＰ
ＯＣ信号が発生した時点ｔ1で計数を開始する点のみが
異なる（図５の（Ｅ）、図６の（Ｅ））。従って、第２
の実施例においては、テストモードを継続させるために
は、ＰＯＣ信号発生回路１４がＰＯＣ出力パルスを発生
してから一定時間内にＣＰＵ１がリセット信号ＲＳＴを
発生する必要がある。
の第２の実施例を示すブロック回路図であって、フリッ
プフロップ１６のセットをＰＯＣ信号発生回路１４のＰ
ＯＣ信号によって行うようにしたものである。このた
め、図１のエッジ検出回路１５は存在せず、ＰＯＣ信号
発生回路１４は出力がフリップフロップ１６のセット入
力に接続されている。この結果、図４のマイクロコンピ
ュータの動作は図５、図６に示すごとくなる。図５、図
６は図２、図３にそれぞれ対応するが、タイマ１３がＰ
ＯＣ信号が発生した時点ｔ1で計数を開始する点のみが
異なる（図５の（Ｅ）、図６の（Ｅ））。従って、第２
の実施例においては、テストモードを継続させるために
は、ＰＯＣ信号発生回路１４がＰＯＣ出力パルスを発生
してから一定時間内にＣＰＵ１がリセット信号ＲＳＴを
発生する必要がある。
【００２２】このように第２の実施例によれば、ＣＰＵ
１は電源投入後の一定時間内にリセット信号ＲＳＴを発
生しないと、テストモードを継続できないので、第１の
実施例に比較して誤動作時の発生は小さくなる。
１は電源投入後の一定時間内にリセット信号ＲＳＴを発
生しないと、テストモードを継続できないので、第１の
実施例に比較して誤動作時の発生は小さくなる。
【００２３】上述の第１、第２の実施例においては、タ
イマ１３はテストモード設定専用になっている。このた
めに、マイクロコンピュータの回路構成が増大する。従
って、マイクロコンピュータの回路構成を簡略化するた
めに、タイマ１３を通常動作時及びテストモード確定後
は汎用タイマとして使用することが好ましい。たとえ
ば、図７に示すように、図４のマイクロコンピュータを
変更することができる。図７においては、図４のナンド
回路１９、インバータ２１を設けず、アンド回路２３、
スイッチ２４、２５、２６及びタイマ制御回路２７を付
加したものである。これにより、通常動作時及びテスト
モード確定後においては、ＣＰＵ１はリセット信号ＲＳ
Ｔによりフリップフロップ１６をリセットし、スイッチ
２４、２５、２６を直接、間接的に制御して図示通りに
し、この結果、タイマ制御回路２７がタイマ１３を制御
下におくことができる。
イマ１３はテストモード設定専用になっている。このた
めに、マイクロコンピュータの回路構成が増大する。従
って、マイクロコンピュータの回路構成を簡略化するた
めに、タイマ１３を通常動作時及びテストモード確定後
は汎用タイマとして使用することが好ましい。たとえ
ば、図７に示すように、図４のマイクロコンピュータを
変更することができる。図７においては、図４のナンド
回路１９、インバータ２１を設けず、アンド回路２３、
スイッチ２４、２５、２６及びタイマ制御回路２７を付
加したものである。これにより、通常動作時及びテスト
モード確定後においては、ＣＰＵ１はリセット信号ＲＳ
Ｔによりフリップフロップ１６をリセットし、スイッチ
２４、２５、２６を直接、間接的に制御して図示通りに
し、この結果、タイマ制御回路２７がタイマ１３を制御
下におくことができる。
【００２４】
【発明の効果】以上説明したように本発明によれば、誤
動作等によりテストモードに入った場合には自動的に通
常動作モードに復帰できると共に、テストモードを固定
する場合には単純な手続で内部的にテストモードを継続
できる。
動作等によりテストモードに入った場合には自動的に通
常動作モードに復帰できると共に、テストモードを固定
する場合には単純な手続で内部的にテストモードを継続
できる。
【図１】本発明に係るマイクロコンピュータの第１の実
施例を示すブロック回路図である。
施例を示すブロック回路図である。
【図２】図１の動作を示すタイミング図である。
【図３】図１の動作を示すタイミング図である。
【図４】本発明に係るマイクロコンピュータの第２の実
施例を示すブロック回路図である。
施例を示すブロック回路図である。
【図５】図４の動作を示すタイミング図である。
【図６】図４の動作を示すタイミング図である。
【図７】図４の変更例を示すブロック回路図である。
【図８】従来のマイクロコンピュータを示すブロック回
路図である。
路図である。
【図９】専用端子を用いないテストモード設定回路の回
路図である。
路図である。
【図１０】他の従来のマイクロコンピュータを示すブロ
ック回路図である。
ック回路図である。
Ｔ１、Ｔ２…入出力端子 ＣＫ…クロック信号端子 ＴＳＴ…テストモード信号 １…ＣＰＵ ２…ＲＯＭ ３…ＲＯＭデータラッチ ４、５…汎用ポートラッチ ７…テストモード設定回路 ８、９、１０…スイッチ １１…テスト条件検出回路 １２、１２Ａ、１２Ｂ…フリップフロップ １３…タイマ １４…ＰＯＣ信号発生回路 １５…エッジ検出回路 １６…フリップフロップ １７…システムクロック信号発生回路 １８…リセット回路
Claims (5)
- 【請求項１】 所定の複数の外部端子（Ｔ２）と、 入出力端子（Ｔ１）と、 プログラム内蔵メモリ（２）と、 前記複数の外部端子の状態によってテストモード要求信
号を検出するテスト条件検出回路（１１）と、 該テストモード要求信号が検出されたときにセットされ
てテストモード信号（ＴＳＴ）を発生するテストモード
信号発生回路（１２Ｂ）と、 該テストモード信号を受けて所定時間を計数開始するタ
イマ（１３）と、 該タイマが前記所定時間を計数完了したときに前記テス
トモード信号発生回路をリセットして前記テストモード
信号の発生を停止するテストモード信号発生回路リセッ
ト回路（１２Ａ）と、 前記テストモード信号が発生しているときには前記入出
力端子の状態に応じて動作し、該入出力端子の状態が前
記タイマを停止する命令を示しているときに前記タイマ
を停止し、他方、前記テストモード信号が発生していな
いときには前記プログラム内蔵メモリの内容に従って動
作する中央処理装置（１）とを具備するマイクロコンピ
ュータ。 - 【請求項２】 さらに、電源投入時にパワーオンクリア
信号（ＰＯＣ）を発生するパワーオンクリア信号発生回
路（１４）を具備し、該パワーオンクリア信号により前
記テストモード信号発生回路をリセットして前記テスト
モード信号の発生を停止するようにした請求項１に記載
のマイクロコンピュータ。 - 【請求項３】 さらに、前記タイマがタイムアップした
ときに前記マイクロコンピュータの全体の初期化を行う
リセット回路（１８）を具備する請求項１に記載のマイ
クロコンピュータ。 - 【請求項４】 所定の複外部端子（Ｔ２）と、 入出力端子（Ｔ１）と、 プログラム内蔵メモリ（２）と、 電源投入時にパワーオンクリア信号（ＰＯＣ）を発生す
るパワーオンクリア信号発生回路（１４）と前記複数の
外部端子の状態によってテストモード要求信号を検出す
るテスト条件検出回路（１１）と、 該テストモード要求信号が検出されたときにセットされ
てテストモード信号（ＴＳＴ）を発生し、前記パワーオ
ンクリア信号によりリセットされて該テストモード信号
の発生を停止するテストモード信号発生回路（１２Ｂ）
と、 前記パワーオンクリア信号を受けて所定時間を計数開始
するタイマ（１３）と、 該タイマが前記所定時間を計数完了したときに前記テス
トモード信号発生回路をリセットして前記テストモード
信号の発生を停止するテストモード信号発生回路リセッ
ト回路（１２Ａ）と、 前記テストモード信号が発生しているときには前記入出
力端子の状態に応じて動作し、該入出力端子の状態が前
記タイマを停止する命令を示しているときに前記タイマ
を停止し、他方、前記テストモード信号が発生していな
いときには前記プログラム内蔵メモリの内容に従って動
作する中央処理装置（１）とを具備するマイクロコンピ
ュータ。 - 【請求項５】 さらに、前記タイマがタイムアップした
ときに前記マイクロコンピュータの全体の初期化を行う
リセット回路（１８）を具備する請求項４に記載のマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304825A JP2531376B2 (ja) | 1993-11-10 | 1993-11-10 | マイクロコンピュ―タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304825A JP2531376B2 (ja) | 1993-11-10 | 1993-11-10 | マイクロコンピュ―タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07134661A JPH07134661A (ja) | 1995-05-23 |
| JP2531376B2 true JP2531376B2 (ja) | 1996-09-04 |
Family
ID=17937712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5304825A Expired - Fee Related JP2531376B2 (ja) | 1993-11-10 | 1993-11-10 | マイクロコンピュ―タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531376B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3292145B2 (ja) | 1998-06-26 | 2002-06-17 | 日本電気株式会社 | 半導体記憶装置 |
| WO2009040608A1 (en) * | 2007-09-25 | 2009-04-02 | Freescale Semiconductor, Inc. | Timer unit, system, computer program product and method for testing a logic circuit |
-
1993
- 1993-11-10 JP JP5304825A patent/JP2531376B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07134661A (ja) | 1995-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |