JP2014068124A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2014068124A JP2014068124A JP2012210941A JP2012210941A JP2014068124A JP 2014068124 A JP2014068124 A JP 2014068124A JP 2012210941 A JP2012210941 A JP 2012210941A JP 2012210941 A JP2012210941 A JP 2012210941A JP 2014068124 A JP2014068124 A JP 2014068124A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reset signal
- reset
- power
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000001514 detection method Methods 0.000 claims description 50
- 230000004044 response Effects 0.000 claims description 20
- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 9
- 230000000630 rising effect Effects 0.000 abstract description 4
- 230000004913 activation Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000002779 inactivation Effects 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000009849 deactivation Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L5/00—Automatic control of voltage, current, or power
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Power Sources (AREA)
Abstract
【解決手段】この半導体装置では、記憶部5に記憶されたデータ信号D1が「0」である場合、パワーオンリセット信号φPORの立ち上りエッジから比較的短い時間の経過後に内部リセット信号RESを「H」レベルにして内部回路7のリセットを解除する。また、そのデータ信号D1が「1」である場合、パワーオンリセット信号φPORの立ち上りエッジから比較的長い時間の経過後に内部リセット信号RESを「H」レベルにして内部回路7のリセットを解除する。したがって、電源電圧VCCの立ち上り時間に応じた論理のデータ信号D1を記憶部5に書き込むことで、電源投入時の無駄な待機時間を削減できる。
【選択図】図2
Description
本願の実施の形態1による半導体装置は、図1に示すように、POR(Power On Reset)回路1、ANDゲート2、フリップフロップ(FF)3、インバータ4、記憶部5、カウンタ6、および内部回路7を備える。
図6は、本願の実施の形態2による半導体装置の要部を示す回路ブロック図であって、図1と対比される図である。図6を参照して、この半導体装置が図1の半導体装置と異なる点は、ANDゲート2およびフリップフロップ3が除去され、リセット指令回路20、インバータ21、およびANDゲート22が追加されている点である。
図8は、本願の実施の形態3による半導体装置の要部を示す回路ブロック図であって、図6と対比される図である。図8を参照して、この半導体装置が図6の半導体装置と異なる点は、電圧検知回路23およびANDゲート24が追加され、記憶部5がデータ信号D2を電圧検知回路23に与える点である。ANDゲート24は、電圧検知回路23の出力信号VDETとANDゲート22の出力信号φ22との論理積信号を内部リセット信号RESとして内部回路7に与える。また、電圧検知回路23を無効にする場合は「0」のデータ信号D2が記憶部5に格納され、電圧検知回路23を有効にする場合は「1」のデータ信号D2が記憶部5に格納される。
Claims (9)
- 電源電圧が投入されてから前記電源電圧が第1のしきい値電圧に到達するまでパワーオンリセット信号を出力するパワーオンリセット回路と、
所望の遅延時間を設定する設定部と、
前記パワーオンリセット信号の後縁を前記設定部によって設定された前記遅延時間だけ遅延させて内部リセット信号を生成する信号発生回路と、
前記内部リセット信号によってリセットされる内部回路とを備える、半導体装置。 - 前記内部回路は、前記第1のしきい値電圧よりも高い動作下限電圧よりも前記電源電圧が高い場合に正常に動作し、
前記遅延時間は、前記電源電圧が前記動作下限電圧を超えた後に前記内部リセット信号による前記内部回路のリセットが解除されるように設定される、請求項1に記載の半導体装置。 - 前記設定部は、前記遅延時間を示す情報を記憶した記憶部を含み、
前記電源電圧が前記第1のしきい値電圧に到達している場合は前記記憶部から前記情報を読み出すことが可能となっており、
前記信号発生回路は、前記記憶部に記憶された前記情報に基づき、前記パワーオンリセット信号の後縁を遅延させて前記内部リセット信号を生成する、請求項1に記載の半導体装置。 - 前記信号発生回路は、
前記パワーオンリセット信号の後縁に応答してカウントを開始し、そのカウント値が前記設定部によって設定された前記遅延時間に応じた値に到達したことに応じてカウントを終了するカウンタと、
前記パワーオンリセット信号の前縁に応答して前記内部リセット信号の出力を開始し、前記カウンタがカウントを終了したことに応じて前記内部リセット信号の出力を停止するフリップフロップとを含む、請求項1に記載の半導体装置。 - 前記信号発生回路は、
さらに、前記パワーオンリセット信号を遅延させる遅延回路と、
前記設定部によって設定された前記遅延時間に基づいて前記カウンタと前記遅延回路のうちのいずれか一方を選択する選択部とを含み、
前記フリップフロップは、前記選択部によって前記カウンタが選択された場合は、前記カウンタがカウントを終了したことに応じて前記内部リセット信号の出力を停止し、前記選択部によって前記遅延回路が選択された場合は前記遅延回路によって遅延された前記パワーオンリセット信号の後縁に応答して前記内部リセット信号の出力を停止する、請求項4に記載の半導体装置。 - さらに、前記内部回路をリセットさせるリセット指令信号を出力するリセット指令回路を備え、
前記信号発生回路は、
前記パワーオンリセット信号が出力されて前記リセット指令信号が出力されていない場合は、前記パワーオンリセット信号の後縁を前記設定部によって設定された前記遅延時間だけ遅延させて前記内部リセット信号を生成し、
前記パワーオンリセット信号および前記リセット指令信号の両方が出力された後に、それらの出力が順次停止された場合は、前記リセット指令信号を前記設定部によって設定された前記遅延時間だけ遅延させて前記内部リセット信号を生成し、
前記パワーオンリセット信号が出力されずに前記リセット指令信号が出力されている場合は、前記リセット指令信号を前記内部リセット信号として出力する、請求項1に記載の半導体装置。 - 前記内部回路は、前記第1のしきい値電圧よりも高い動作下限電圧よりも前記電源電圧が高い場合に正常に動作し、
さらに、前記電源電圧が前記動作下限電圧以上の第2のしきい値電圧よりも低い場合に電圧検知信号を出力する電圧検知回路を備え、
前記設定部は、さらに、前記電圧検知回路を有効にするか無効にするかを設定し、
前記信号発生回路は、
前記設定部によって前記電圧検知回路を無効にすることが設定されている場合は、前記パワーオンリセット信号の後縁を前記設定部によって設定された前記遅延時間だけ遅延させて前記内部リセット信号を生成し、
前記設定部によって前記電圧検知回路を有効にすることが設定されている場合は、前記電圧検知信号を前記内部リセット信号として出力する、請求項1に記載の半導体装置。 - 前記設定部によって前記電圧検知回路を有効にすることが設定されている場合、前記電圧検知回路は前記パワーオンリセット信号の後縁に応答して起動され、起動された前記電圧検知回路が安定に動作するまで所定の待機時間が必要であり、
前記遅延時間は、前記待機時間よりも長い時間に設定され、
前記信号発生回路は、さらに、前記設定部によって前記電圧検知回路を有効にすることが設定されている場合に、前記パワーオンリセット信号の後縁に応答してカウントを開始し、そのカウント値が前記設定部によって設定された前記遅延時間に応じた値に到達したことに応じてカウントを終了するカウンタを含み、
前記信号発生回路は、前記カウンタがカウントを終了した後に、前記電圧検知信号を前記内部リセット信号として出力する、請求項7に記載の半導体装置。 - 前記カウンタは、前記設定部によって前記電圧検知回路を無効にすることが設定されている場合は、前記パワーオンリセット信号の後縁に応答してカウントを開始し、そのカウント値が前記設定部によって設定された前記遅延時間に応じた値に到達したことに応じてカウントを終了し、
前記信号発生回路は、前記カウンタがカウントを終了したことに応じて前記内部リセット信号の後縁を出力する、請求項8に記載の半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012210941A JP5852537B2 (ja) | 2012-09-25 | 2012-09-25 | 半導体装置 |
CN201310438120.5A CN103677189B (zh) | 2012-09-25 | 2013-09-24 | 半导体装置 |
US14/036,781 US9166601B2 (en) | 2012-09-25 | 2013-09-25 | Semiconductor device incorporating a power on circuit |
US14/845,060 US9612644B2 (en) | 2012-09-25 | 2015-09-03 | Semiconductor device with power on reset circuitry |
US15/439,175 US9946332B2 (en) | 2012-09-25 | 2017-02-22 | Semiconductor device with power on reset circuitry |
US15/915,788 US10331204B2 (en) | 2012-09-25 | 2018-03-08 | Semiconductor device with power on reset circuitry |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012210941A JP5852537B2 (ja) | 2012-09-25 | 2012-09-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014068124A true JP2014068124A (ja) | 2014-04-17 |
JP5852537B2 JP5852537B2 (ja) | 2016-02-03 |
Family
ID=50315024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012210941A Active JP5852537B2 (ja) | 2012-09-25 | 2012-09-25 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (4) | US9166601B2 (ja) |
JP (1) | JP5852537B2 (ja) |
CN (1) | CN103677189B (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6154113B2 (ja) * | 2012-10-04 | 2017-06-28 | ローム株式会社 | 電子回路およびそれを備える電子機器 |
CN104579266A (zh) * | 2014-11-14 | 2015-04-29 | 深圳市芯海科技有限公司 | 一种电路系统及其上电复位的方法 |
JP6430896B2 (ja) * | 2015-06-05 | 2018-11-28 | アルパイン株式会社 | 電子機器のスタンバイ処理制御装置およびスタンバイ処理制御方法 |
US10732728B1 (en) * | 2016-05-04 | 2020-08-04 | Apple Inc. | Keyboard with touch sensor |
CN108233905B (zh) * | 2016-12-14 | 2020-08-11 | 电信科学技术研究院 | 上电复位电路和电源装置 |
IT201800005511A1 (it) * | 2018-05-18 | 2019-11-18 | Circuito di reset, dispositivo e procedimento corrispondenti | |
CN109917887A (zh) * | 2019-03-06 | 2019-06-21 | 深圳芯马科技有限公司 | 一种应用于mcu芯片的数字复位电路 |
CN110061728B (zh) * | 2019-05-27 | 2024-02-27 | 北京集创北方科技股份有限公司 | 上电复位装置及电子设备 |
JP7172874B2 (ja) * | 2019-06-21 | 2022-11-16 | 株式会社デンソー | 車両用装置 |
FR3103069B1 (fr) * | 2019-11-13 | 2021-10-01 | Idemia Identity & Security France | Dispositif pour délivrer un signal passant d’un premier état à un deuxième état |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004260648A (ja) * | 2003-02-27 | 2004-09-16 | Nec Corp | パワーオンリセット回路 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0696238A (ja) | 1992-09-10 | 1994-04-08 | Tokyo Electric Co Ltd | マイクロコンピュータのリセット回路 |
JP4660160B2 (ja) * | 2004-10-28 | 2011-03-30 | Okiセミコンダクタ株式会社 | リセット回路 |
JP2006129073A (ja) * | 2004-10-28 | 2006-05-18 | Sanyo Electric Co Ltd | ヒステリシスコンパレータ及びそれを用いたリセット信号発生回路 |
US7403051B1 (en) * | 2006-01-26 | 2008-07-22 | Xilinx, Inc. | Determining voltage level validity for a power-on reset condition |
JP2007249777A (ja) | 2006-03-17 | 2007-09-27 | Fujitsu Ten Ltd | マイクロコンピュータリセット回路 |
EP1883160B1 (en) * | 2006-07-28 | 2008-09-24 | STMicroelectronics S.r.l. | Power on reset circuit for a digital device including an on-chip voltage down converter |
JP4913671B2 (ja) * | 2007-06-05 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | 遅延回路 |
DE102008003819B4 (de) * | 2008-01-10 | 2015-06-18 | Austriamicrosystems Ag | Schaltungsanordnung und Verfahren zum Testen einer Rücksetzschaltung |
JP5547451B2 (ja) * | 2009-10-13 | 2014-07-16 | ラピスセミコンダクタ株式会社 | パワーオンリセット回路 |
CN102237675B (zh) * | 2010-04-26 | 2014-07-23 | 鸿富锦精密工业(深圳)有限公司 | 电子装置 |
CN102457256A (zh) * | 2010-10-20 | 2012-05-16 | 鸿富锦精密工业(深圳)有限公司 | 复位信号延迟电路 |
CN102403988B (zh) * | 2011-12-22 | 2013-03-27 | 中国科学院上海微系统与信息技术研究所 | 一种上电复位电路 |
-
2012
- 2012-09-25 JP JP2012210941A patent/JP5852537B2/ja active Active
-
2013
- 2013-09-24 CN CN201310438120.5A patent/CN103677189B/zh active Active
- 2013-09-25 US US14/036,781 patent/US9166601B2/en active Active
-
2015
- 2015-09-03 US US14/845,060 patent/US9612644B2/en active Active
-
2017
- 2017-02-22 US US15/439,175 patent/US9946332B2/en active Active
-
2018
- 2018-03-08 US US15/915,788 patent/US10331204B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004260648A (ja) * | 2003-02-27 | 2004-09-16 | Nec Corp | パワーオンリセット回路 |
Also Published As
Publication number | Publication date |
---|---|
US20150378426A1 (en) | 2015-12-31 |
US20180196500A1 (en) | 2018-07-12 |
US20170160792A1 (en) | 2017-06-08 |
US20140084973A1 (en) | 2014-03-27 |
US10331204B2 (en) | 2019-06-25 |
CN103677189B (zh) | 2018-08-10 |
US9946332B2 (en) | 2018-04-17 |
US9612644B2 (en) | 2017-04-04 |
JP5852537B2 (ja) | 2016-02-03 |
CN103677189A (zh) | 2014-03-26 |
US9166601B2 (en) | 2015-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5852537B2 (ja) | 半導体装置 | |
JP5776124B2 (ja) | 電力管理においてクロックを起動させる戦略法 | |
KR20080026664A (ko) | 리셋 기능을 갖는 반도체 메모리 | |
CN102354259A (zh) | 唤醒复位电路 | |
EP2519949B1 (en) | Controlling clock input buffers | |
US9373366B2 (en) | Nonvolatile memory device and method of operating the same | |
US10719331B2 (en) | Stand-by mode of an electronic circuit | |
TWI604445B (zh) | 鎖存電路、非揮發性記憶體裝置及積體電路 | |
US7725769B1 (en) | Latent VBO reset circuit | |
JP5020623B2 (ja) | パワーオンシステムリセット回路 | |
US8954717B2 (en) | System capable of booting through a universal serial bus device and method thereof | |
US8384446B2 (en) | Power-up signal generation circuit | |
US7795932B2 (en) | Reset signal generator and a method for generating reset signal of a semiconductor integrated circuit | |
JP2007087467A (ja) | データ転送動作終了検知回路及びこれを備える半導体記憶装置 | |
US8872564B2 (en) | Semiconductor device | |
KR100613446B1 (ko) | 내부전압 발생회로 | |
TWI778601B (zh) | 微控制器、操作系統及控制方法 | |
KR20110037384A (ko) | 전압 안정화 감지회로 및 감지방법 | |
KR102535182B1 (ko) | 반도체 장치 | |
JP2006017683A (ja) | 電圧検出器 | |
JP2014068219A (ja) | クロック発生回路およびそれを用いた半導体装置 | |
US9147445B2 (en) | Semiconductor device including a charge controller, a delay unit and a discharger | |
KR20100130074A (ko) | 시스템온칩 플래쉬 메모리 보호 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150202 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150810 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150825 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151009 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151117 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151204 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5852537 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |