JP2014068124A - 半導体装置 - Google Patents

Abstract

【課題】電源投入時における無駄な待機時間を削減できる半導体装置を提供する。
【解決手段】この半導体装置では、記憶部５に記憶されたデータ信号Ｄ１が「０」である場合、パワーオンリセット信号φＰＯＲの立ち上りエッジから比較的短い時間の経過後に内部リセット信号ＲＥＳを「Ｈ」レベルにして内部回路７のリセットを解除する。また、そのデータ信号Ｄ１が「１」である場合、パワーオンリセット信号φＰＯＲの立ち上りエッジから比較的長い時間の経過後に内部リセット信号ＲＥＳを「Ｈ」レベルにして内部回路７のリセットを解除する。したがって、電源電圧ＶＣＣの立ち上り時間に応じた論理のデータ信号Ｄ１を記憶部５に書き込むことで、電源投入時の無駄な待機時間を削減できる。
【選択図】図２

Description

本発明は半導体装置に関し、たとえばパワーオンリセット回路を内蔵した半導体装置に好適に利用できるものである。

特許文献１には、電圧変動検出回路と電圧監視タイマ回路を備えたリセット回路が開示されている。電圧電動検出回路は、電源電圧が投入された場合に、電源電圧がしきい値電圧に到達したことに応じて電圧変動信号を出力する。電圧監視タイマ回路は、電圧変動信号によってリセットされ、一定時間の経過後にタイムアップする。リセット回路は、電圧監視タイマ回路がリセットされてからタイムアップされるまでの待機期間にマイクロコンピュータをリセットさせる。

特許文献２には、電圧検出回路と、リセット回路と、カウンタ回路を有する遅延回路とが開示されている。電圧検出回路は電源電圧が正常値となった場合に電圧検出信号を出力し、カウンタ回路で所定のカウント動作を行った後にカウントアップ信号を出力する。リセット回路は、当該カウントアップ信号の出力に応じてリセット解除信号を出力する。

特開２００７−２４９７７７号公報 特開平０６−０９６２３８号公報

特許文献１において、電圧監視タイマを設けたのは、電源電圧がマイクロコンピュータの動作下限電圧に到達してからリセットを解除してマイクロコンピュータを動作させるためである。しかし、電源電圧がしきい値電圧を超えてから定格電圧に到達するまでの立ち上り時間は、電源の種類などによって変化する。立ち上り時間が待機時間よりも短い場合は、マイクロコンピュータの動作の開始が遅延し、消費電力が増大する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、本願の半導体装置では、パワーオンリセット信号の後縁を設定部によって設定された遅延時間だけ遅延させて内部リセット信号を生成し、その内部リセット信号によって内部回路をリセットする。

一実施の形態によれば、内部回路のリセットを解除するタイミングを調整することができるので、内部回路の無駄な待機時間を削減し、消費電力の低減化を図ることができる。

本願の実施の形態１による半導体装置の要部を示す回路ブロック図である。 図１に示した半導体装置の動作を示すタイムチャートである。 図１に示した半導体装置の使用方法を示すタイムチャートである。 図１に示した半導体装置の使用方法を示す他のタイムチャートである。 実施の形態１の変更例を示す回路ブロック図である。 本願の実施の形態２による半導体装置の要部を示す回路ブロック図である。 図６に示した半導体装置の動作を示すタイムチャートである。 本願の実施の形態３による半導体装置の要部を示す回路ブロック図である。 図８に示した半導体装置の動作を示すタイムチャートである。

[実施の形態１]
本願の実施の形態１による半導体装置は、図１に示すように、ＰＯＲ(Power On Reset)回路１、ＡＮＤゲート２、フリップフロップ（ＦＦ）３、インバータ４、記憶部５、カウンタ６、および内部回路７を備える。

ＰＯＲ回路１は、電源電圧ＶＣＣが投入されたことに応じてパワーオンリセット信号φＰＯＲを活性化レベルの「Ｌ」レベルにし、電源電圧ＶＣＣがしきい値電圧ＶＴ１に到達したことに応じてパワーオンリセット信号φＰＯＲを非活性化レベルの「Ｈ」レベルにする。パワーオンリセット信号φＰＯＲは、ＡＮＤゲート２の一方入力端子に与えられ、フリップフロップ３のセット端子３ａに与えられ、インバータ４によって反転されてカウンタ６のリセット端子６ｂに与えられる。

ＡＮＤゲート２は、パワーオンリセット信号φＰＯＲとカウンタ６の出力信号φ６とを受け、それらの論理積信号φ２をフリップフロップ３のリセット端子３ｂに与える。フリップフロップ３は、パワーオンリセット信号φＰＯＲが活性化レベルの「Ｌ」レベルにされたことに応じてセットされ、内部リセット信号ＲＥＳを活性化レベルの「Ｌ」レベルにする。また、フリップフロップ３は、ＡＮＤゲート２の出力信号φ２が活性化レベルの「Ｈ」レベルにされたことに応じてリセットされ、内部リセット信号ＲＥＳを非活性化レベルの「Ｈ」レベルにする。

記憶部５は、電源電圧ＶＣＣがしきい値電圧ＶＴ１よりも低い場合でも読出可能なフラッシュメモリを含み、データ信号Ｄ１をカウンタ６に与える。電源電圧ＶＣＣの立ち上り時間が短い場合は、データ信号Ｄ１はたとえば「０」（接地電圧ＶＳＳ）にされ、電源電圧ＶＣＣの立ち上り時間が長い場合は、データ信号Ｄ１はたとえば「１」（電源電圧ＶＣＣ)にされる。電源電圧ＶＣＣの立ち上り時間とは、電源電圧ＶＣＣが投入されてから電源電圧ＶＣＣが定格電圧ＶＲに到達するまでに必要な時間である。電源電圧ＶＣＣの立ち上り時間は、半導体装置に電源電圧ＶＣＣを供給する電源の電流供給能力などにより決まる。

半導体装置のユーザは、半導体装置を搭載するシステムの構成に応じて、「０」または「１」のデータ信号Ｄ１を記憶部５に書込む。なお、フラッシュメモリの代わりに、外部から切断することが可能なフューズを記憶部５に設け、フューズの切断の有無によってデータ信号Ｄ１を生成してもよい。たとえば、フューズが切断された場合はデータ信号Ｄ１が「０」であることを示す接地電圧ＶＳＳを出力し、フューズが切断されていない場合はデータ信号Ｄ１が「１」であることを示す電源電圧ＶＣＣを出力する回路を記憶部５に設けてもよい。また、データ信号Ｄ１をカウンタ６に与えるための外部端子を設けてもよい。記憶部５は、設定部を構成する。

カウンタ６のカウント値Ｃの最大値ＣＭは、データ信号Ｄ１に応じて変更される。データ信号Ｄ１が「０」である場合は、カウント値Ｃの最大値ＣＭは比較的小さな値ＣＭＬになり、データ信号Ｄ１が「１」である場合は、カウント値Ｃの最大値ＣＭは比較的大きな値ＣＭＨになる（ＣＭＬ＜ＣＭＨ）。

カウンタ６のカウント値Ｃは、リセット端子６ｂに与えられているパワーオンリセット信号φＰＯＲの反転信号／φＰＯＲが「Ｈ」レベルにされている場合は、初期値にリセットされて固定される。すなわち、カウント値Ｃは、パワーオンリセット信号φＰＯＲが「Ｌ」レベルにされている場合は初期値にリセットされて固定される。パワーオンリセット信号φＰＯＲが「Ｈ」レベルにされると、カウント値Ｃのリセットが解除され、カウンタ６のカウント動作が開始される。

また、ストップ端子６ａに与えられている内部リセット信号ＲＥＳが「Ｈ」レベルにされている場合は、カウンタ６のカウント動作が停止される。内部リセット信号ＲＥＳが「Ｌ」レベルにされた場合は、カウンタ６のカウント動作が可能になる。

したがって、カウンタ６は、パワーオンリセット信号φＰＯＲが「Ｌ」レベルから「Ｈ」レベルに立ち上げられたことに応じてクロック信号（図示せず）のパルス数のカウントを開始する。そしてカウンタ６は、そのカウント値Ｃが最大値ＣＭＬまたはＣＭＨに到達したことに応じて信号φ６を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、カウントを停止する。

信号φ６が「Ｈ」レベルにされると、ＡＮＤゲート２の出力信号φ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、フリップフロップ３がリセットされて内部リセット信号ＲＥＳが非活性化レベルの「Ｈ」レベルに立ち上げられる。

内部回路７は、たとえばマイクロコンピュータの中央処理装置などの論理回路であり、内部リセット信号ＲＥＳが「Ｌ」レベルである期間に初期状態にリセットされ、内部リセット信号ＲＥＳが「Ｌ」レベルから「Ｈ」レベルにされたことに応じて動作を開始する。

図２（ａ）〜（ｃ）は、半導体装置の動作を示すタイムチャートである。外部電源から電源電圧ＶＣＣが投入されると、電源電圧ＶＣＣは徐々に上昇する。ＰＯＲ回路１、フリップフロップ３などの動作が可能な電圧に電源電圧ＶＣＣが到達すると（時刻ｔ０）、パワーオンリセット信号φＰＯＲが活性化レベルの「Ｌ」レベルにされる。

パワーオンリセット信号φＰＯＲが「Ｌ」レベルにされると、フリップフロップ３がセットされて内部リセット信号ＲＥＳが活性化レベルの「Ｌ」レベルにされ、内部回路７が初期状態にリセットされ、カウンタ６によるカウントが可能となる。

電源電圧ＶＣＣがさらに上昇してＰＯＲ回路１のしきい値電圧ＶＴ１に到達すると、ＰＯＲ回路１によってパワーオンリセット信号φＰＯＲが非活性化レベルの「Ｈ」レベルに立ち上げられる。パワーオンリセット信号φＰＯＲが「Ｈ」レベルに立ち上げられると、カウンタ６がカウントを開始する。カウンタ６のカウント値Ｃの最大値ＣＭは、データ信号Ｄ１が「０」である場合は比較的小さな値ＣＭＬになり、データ信号Ｄ１が「１」である場合は比較的大きな値ＣＭＨになる。図では、電源電圧ＶＣＣの立ち上り時間が長いために、データ信号Ｄ１が「１」にされた場合が示されている。

電源電圧ＶＣＣはさらに上昇し、内部回路７が正常に動作する下限の電圧ＶＬを超えて定格電圧ＶＲに到達する（時刻ｔ３）。カウンタ６のカウント値Ｃが最大値ＣＭＨに到達すると、信号φ６が「Ｈ」レベルにされてフリップフロップ３がリセットされ、内部リセット信号ＲＥＳが「Ｈ」レベルに立ち上げられる。内部リセット信号ＲＥＳが「Ｈ」レベルにされると、カウンタ６のカウント動作が停止され、内部回路７の動作が開始される。

この場合、カウンタ６のカウント値Ｃの最大値ＣＭＨは、電源電圧ＶＣＣが動作下限電圧ＶＬを超えた後にカウント値Ｃが最大値ＣＭＨになるように予め設定されている。なお、電源電圧ＶＣＣの立ち上り時間が短い場合は、カウント値Ｃの最大値ＣＭは小さな値ＣＭＬに設定され、内部リセット信号ＲＥＳは早い時期に「Ｈ」レベルに立ち上げられる（時刻ｔ２）。

図３（ａ）〜（ｅ）は、電源電圧ＶＣＣの立ち上り時間が比較的長い場合における半導体装置の使用方法を示すタイムチャートである。この場合は、電源電圧ＶＣＣがＰＯＲ回路１のしきい値電圧ＶＴ１から内部回路７の動作下限電圧ＶＬまで上昇するのに必要な時間Ｔ１が比較的長くなる。しかるに、パワーオンリセット信号φＰＯＲが「Ｈ」レベルに立ち上げられた後に直ぐ内部リセット信号ＲＥＳが「Ｈ」レベルに立ち上げられると、電源電圧ＶＣＣが動作下限電圧ＶＬよりも低いのに内部回路７が動作を開始し、内部回路７の誤動作が発生する。

そこで、この半導体装置では、記憶部５に記憶されたデータ信号Ｄ１が「１」である場合は、カウンタ６のカウント時間が上記の時間Ｔ１よりも若干長くなるようにカウント値Ｃの最大値ＣＭＨを設定しておく。ユーザは、「１」のデータ信号Ｄ１を記憶部５に書込む。これにより、パワーオンリセット信号φＰＯＲが「Ｈ」レベルに立ち上げられてから、上記の時間Ｔ１よりも若干長い時間経過した後に内部リセット信号ＲＥＳが「Ｈ」レベルに立ち上げられる。このとき電源電圧ＶＣＣは動作下限電圧ＶＬよりも高くなっているので、内部回路７は正常に動作する。

図４（ａ）〜（ｅ）は、電源電圧ＶＣＣの立ち上り時間が比較的短い場合における半導体装置の使用方法を示すタイムチャートである。この場合は、電源電圧ＶＣＣがＰＯＲ回路１のしきい値電圧ＶＴ１から内部回路７の動作下限電圧ＶＬまで上昇するのに必要な時間Ｔ２が比較的短くなる。しかるに、パワーオンリセット信号φＰＯＲが「Ｈ」レベルに立ち上げられてから長時間経過した後に内部リセット信号ＲＥＳが「Ｈ」レベルに立ち上げられると、内部回路７の無駄な待機時間が発生し、消費電力が増大する。

そこで、この半導体装置では、記憶部５に記憶されたデータ信号Ｄ１が「０」である場合は、カウンタ６のカウント時間が上記の時間Ｔ２よりも若干長くなるようにカウント値Ｃの最大値ＣＭＬを設定しておく。ユーザは、「０」のデータ信号Ｄ１を記憶部５に書込む。これにより、パワーオンリセット信号φＰＯＲが「Ｈ」レベルに立ち上げられてから、上記の時間Ｔ２よりも若干長い時間経過した後に内部リセット信号ＲＥＳが「Ｈ」レベルに立ち上げられる。このとき電源電圧ＶＣＣは動作下限電圧ＶＬよりも高くなっているので、内部回路７は正常に動作する。また、無駄な待機時間を削減することができ、消費電力の低減化を図ることができる。

なお、この実施の形態１では、記憶部５に「０」か「１」のデータ信号Ｄ１を格納し、カウンタ６のカウント時間を２段階のうちのいずれかに設定可能としたが、これに限るものではなく、記憶部５に複数ビットのデータ信号Ｄ１を格納し、カウンタ６のカウント時間を３段階以上のいずれかに設定可能としてもよい。たとえば、記憶部５に００，０１，１０，または１１のデータ信号Ｄ１を格納し、カウンタ６のカウント値を４段階のうちのいずれかに設定可能にしてもよい。

図５は、本実施の形態１の変更例を示す回路ブロック図であって、図１と対比される図である。図５を参照して、この変更例が図１の半導体装置と異なる点は、カウンタ６がカウンタ１０、遅延回路１１、およびセレクタ１２で置換されている点である。

カウンタ１０は、データ信号Ｄ１が「１」である場合に活性化され、信号ＲＥＳ，／φＰＯＲがともに「Ｌ」レベルにされた場合にカウントを開始し、カウント値Ｃが最大値ＣＭＨに到達した場合に信号φ１０を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。カウンタ１０のカウント時間は、図３の時間Ｔ１よりも若干長い時間に設定される。カウンタ１０は、データ信号Ｄ１が「０」である場合は非活性化されて動作しない。

遅延回路１１は、データ信号Ｄ１が「０」である場合に活性化され、パワーオンリセット信号φＰＯＲを比較的短い時間だけ遅延させて信号φ１１を生成する。遅延回路１１の遅延時間は、図４の時間Ｔ２よりも若干長い時間に設定される。カウンタ１０は、データ信号Ｄ１が「０」である場合は非活性化されて動作しない。遅延回路１１は、たとえば、直列接続された偶数段のインバータを含む。

セレクタ１２は、データ信号Ｄ１が「０」である場合は遅延回路１１の出力信号φ１１を選択してＡＮＤゲート２の他方入力ノードに与え、データ信号Ｄが「１」である場合はカウンタ１０の出力信号φ１０を選択してＡＮＤゲート２の他方入力ノードに与える。この変更例でも、実施の形態１と同じ効果が得られる。

［実施の形態２]
図６は、本願の実施の形態２による半導体装置の要部を示す回路ブロック図であって、図１と対比される図である。図６を参照して、この半導体装置が図１の半導体装置と異なる点は、ＡＮＤゲート２およびフリップフロップ３が除去され、リセット指令回路２０、インバータ２１、およびＡＮＤゲート２２が追加されている点である。

リセット指令回路２０は、外部信号、ソフトウェアなどによって内部回路７のリセットが指示された場合は、リセット指令信号ＣＲＥＳを所定時間だけ活性化レベルの「Ｌ」レベルにする。リセット指令信号ＣＲＥＳは、インバータ２１によって反転されてカウンタ６のストップ端子６ａに与えられる。したがって、リセット指令信号ＣＲＥＳの反転信号／ＣＲＥＳが「Ｈ」レベルから「Ｌ」レベルに立ち下げられた場合に、カウンタ６のカウント動作が可能となる。ＡＮＤゲート２２は、リセット指令信号ＣＲＥＳとカウンタ６の出力信号φ６との論理積信号を内部リセット信号ＲＥＳとして内部回路７に与える。

図７（ａ）〜（ｄ）は、この半導体装置の動作を示すタイムチャートである。図７（ａ）〜（ｄ）において、この半導体装置では、電源投入時にパワーオンリセット信号φＰＯＲが活性化レベルの「Ｌ」レベルにされるとともにリセット指令信号ＣＲＥＳが一定時間だけ活性化レベルの「Ｌ」レベルにされる（時刻ｔ０〜ｔ２）。また、電源電圧ＶＣＣが定格電圧ＶＲに立ち上げられた後であっても、リセット指令信号ＣＲＥＳによって内部回路７が強制的にリセットされる場合がある（時刻ｔ５〜ｔ６）。

電源が投入されて電源電圧ＶＣＣが上昇し、ＰＯＲ回路１およびリセット指令回路２０の動作が可能になると、パワーオンリセット信号φＰＯＲおよびリセット指令信号ＣＲＥＳが活性化レベルの「Ｌ」レベルに立ち下げられる（時刻ｔ０）。これにより、内部リセット信号ＲＥＳが「Ｌ」レベルに立ち下げられ、内部回路７が初期状態にリセットされる。

また、カウンタ６のストップ端子６ａに与えられている信号／ＣＲＥＳが「Ｈ」レベルにされ、カウンタ６のカウント動作が停止状態に固定される。また、カウンタ６のリセット端子６ｂに与えられている信号／φＰＯＲが「Ｈ」レベルにされ、カウンタ６のカウント値Ｃが初期値にリセットされて固定される。

電源電圧ＶＣＣがさらに上昇してＰＯＲ回路１のしきい値電圧ＶＴ１に到達すると、パワーオンリセット信号φＰＯＲが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる（時刻ｔ１）。これにより、図６の信号／φＰＯＲが「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、カウンタ６のカウント値が初期値に固定された状態からカウンタ６がカウント可能な状態に変化する。

次に、リセット指令信号ＣＲＥＳが「Ｈ」レベルに立ち上げられると、図６の信号／ＣＲＥＳが「Ｌ」レベルに立ち下げられ、カウンタ６のカウント動作が開始される（時刻ｔ２）。カウンタ６のカウント値Ｃの最大値ＣＭは、データ信号Ｄ１が「０」である場合は比較的小さな値ＣＭＬになり、データ信号Ｄ１が「１」である場合は比較的大きな値ＣＭＨになる。図では、電源電圧ＶＣＣの立ち上り時間が長いために、データ信号Ｄ１が「１」にされた場合が示されている。

電源電圧ＶＣＣはさらに上昇し、内部回路７が正常に動作する下限の電圧ＶＬを超えて定格電圧ＶＲに到達する。カウンタ６のカウント値Ｃが最大値ＣＭＨに到達すると、信号φ６が「Ｈ」レベルにされて、内部リセット信号ＲＥＳが「Ｈ」レベルに立ち上げられる。内部リセット信号ＲＥＳが「Ｈ」レベルにされると、内部回路７のリセットが解除されて内部回路７の動作が開始される。

この場合、カウンタ６のカウント値Ｃの最大値ＣＭＨは、電源電圧ＶＣＣが動作下限電圧ＶＬを超えた後にカウント値Ｃが最大値ＣＭＨになるように予め設定されている。なお、電源電圧ＶＣＣの立ち上り時間が短い場合は、カウント値Ｃの最大値ＣＭは小さな値ＣＭＬに設定され、内部リセット信号ＲＥＳは早い時期に「Ｈ」レベルに立ち上げられる（時刻ｔ３）。

また、電源電圧ＶＣＣが定格電圧ＶＲになった後は、パワーオンリセット信号φＰＯＲが「Ｈ」レベルになっており、信号／φＰＯＲが「Ｌ」レベルになっているので、カウンタ６はリセットされず、カウンタ６の出力信号φ６は「Ｈ」レベルレベルになっている。したがって、電源電圧ＶＣＣが定格電圧ＶＲになった後は、リセット指令信号ＣＲＥＳはＡＮＤゲート２２を通過して内部リセット信号ＲＥＳとなる（時刻ｔ５〜ｔ６）。これは、既に電源電圧ＶＣＣが定格電圧ＶＲに到達しているので、電源投入時のように内部回路７のリセットの解除を遅延させる必要がないからである。

なお、リセット指令信号ＣＲＥＳが非活性化レベルの「Ｈ」レベルに固定されている場合は、カウンタ６のストップ端子６ａが「Ｌ」レベルに固定され、カウンタ６はカウント可能状態にされる。電源投入時においてパワーオンリセット信号φＰＯＲが「Ｌ」レベルにされると、カウンタ６のカウント値Ｃが初期値にリセットされる。

次に、パワーオンリセット信号φＰＯＲが「Ｈ」レベルにされると、カウンタ６のカウント動作が開始され、カウント値Ｃが最大値ＣＭＬまたはＣＭＨに到達すると信号φ６が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これにより、内部リセット信号ＲＥＳが「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、内部回路７のリセットが解除されて内部回路７の動作が開始する。したがって、この半導体装置は、リセット指令信号ＣＲＥＳが「Ｈ」レベルに固定されている場合は、実施の形態１の半導体装置と同様に動作する。

［実施の形態３]
図８は、本願の実施の形態３による半導体装置の要部を示す回路ブロック図であって、図６と対比される図である。図８を参照して、この半導体装置が図６の半導体装置と異なる点は、電圧検知回路２３およびＡＮＤゲート２４が追加され、記憶部５がデータ信号Ｄ２を電圧検知回路２３に与える点である。ＡＮＤゲート２４は、電圧検知回路２３の出力信号ＶＤＥＴとＡＮＤゲート２２の出力信号φ２２との論理積信号を内部リセット信号ＲＥＳとして内部回路７に与える。また、電圧検知回路２３を無効にする場合は「０」のデータ信号Ｄ２が記憶部５に格納され、電圧検知回路２３を有効にする場合は「１」のデータ信号Ｄ２が記憶部５に格納される。

電圧検知回路２３は、パワーオンリセット信号φＰＯＲが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた後であって、データ信号Ｄ２が「１」である場合に起動される。データ信号Ｄ２が「０」である場合、電圧検知回路２３は起動されない。電圧検知回路２３は、動作下限電圧ＶＬと定格電圧ＶＲの間のしきい値電圧ＶＴ２を有し、電源電圧ＶＣＣとしきい値電圧ＶＴ２との高低を比較し、比較結果を示す電圧検知信号ＶＤＥＴを出力する。電源電圧ＶＣＣがしきい値電圧ＶＴ２よりも低い場合、電圧検知信号φ２３は活性化レベルの「Ｌ」レベルにされる。電源電圧ＶＣＣがしきい値電圧ＶＴ２よりも高い場合、電圧検知信号φ２３は非活性化レベルの「Ｈ」レベルにされる。

電圧検知回路２３は、起動されてから所定時間待機しないと安定せず、正確に電圧を検知することができない。そこで、データ信号Ｄ２が「１」である場合は、データ信号Ｄ１が「０」にされ、リセット指令信号ＣＲＥＳが「Ｌ」レベルから「Ｈ」レベルに立ち上げられたことに応じて、カウンタ６を起動させる。カウンタ６のカウント値Ｃが最大値ＣＭＬに到達するまで、信号φ６を「Ｌ」レベルにして内部リセット信号ＲＥＳを「Ｌ」レベルに固定しておく。これにより、電圧検知回路２３が安定化するまで、内部リセット信号ＲＥＳを「Ｌ」レベルにし、内部回路７のリセットが誤って解除されるのを防止することができる。

また、電圧検知回路２３は、データ信号Ｄ２が「０」である場合は起動されない。この場合、電圧検知信号ＶＤＥＴは非活性化レベルの「Ｈ」レベルにされ、図８の半導体装置は図６の半導体装置と同じ構成になる。

なお、マイクロコンピュータには通常、電源電圧ＶＣＣがしきい値電圧ＶＴ２よりも低下したことを検知し、リセットや割り込み動作を行なわせるための電圧検知回路が搭載されている。したがって、内部回路７がマイクロコンピュータである場合は、その電圧検知回路を上記の電圧検知回路２３として使用することも可能である。

図９（ａ）〜（ｅ）は、図８に示した半導体装置の動作を示すタイムチャートである。図９（ａ）〜（ｅ）において、電源が投入されて電源電圧ＶＣＣが上昇し、ＰＯＲ回路１、リセット指令回路２０、および電圧検知回路２３の動作が可能になる。これにより、パワーオンリセット信号φＰＯＲおよびリセット指令信号ＣＲＥＳが活性化レベルの「Ｌ」レベルにされるとともに、電圧検知信号ＶＤＥＴが非活性化レベルの「Ｈ」レベルにされる（時刻ｔ０）。これにより、内部リセット信号ＲＥＳが「Ｌ」レベルに立ち下げられ、内部回路７が初期状態にリセットされる。

また、カウンタ６のストップ端子６ａに与えられている信号／ＣＲＥＳが「Ｈ」レベルにされ、カウンタ６のカウント動作が停止状態に固定される。また、カウンタ６のリセット端子６ｂに与えられている信号／φＰＯＲが「Ｈ」レベルにされ、カウンタ６のカウント値Ｃが初期値にリセットされて固定される。

電源電圧ＶＣＣがさらに上昇してＰＯＲ回路１のしきい値電圧ＶＴ１に到達すると、パワーオンリセット信号φＰＯＲが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる（時刻ｔ１）。これにより、図８の信号／φＰＯＲが「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、カウンタ６のカウント値が初期値に固定された状態からカウンタ６がカウント可能な状態に変化する。また、データ信号Ｄ２に基づいて電圧検知回路２３の有効／無効が判定される。図９（ａ）〜（ｅ）では、データ信号Ｄ２が「１」であり、電圧検知回路２３が有効にされた場合が示されている。また、データ信号Ｄ２が「１」であるため、自動的にデータ信号Ｄ１が「０」にされ、カウンタ６のカウント値Ｃの最大値ＣＭが比較的小さな値ＣＭＬに設定される。

次に、リセット指令信号ＣＲＥＳが「Ｈ」レベルに立ち上げられると、図６の信号／ＣＲＥＳが「Ｌ」レベルに立ち下げられ、カウンタ６のカウント動作が開始される（時刻ｔ２）。カウンタ６のカウント値Ｃが最大値ＣＭＬに到達するまでは、カウンタ６の出力信号φ６が「Ｌ」レベルにされて内部リセット信号ＲＥＳは「Ｌ」レベルに固定される。つまり、カウンタ６がカウント動作をしている期間は、電圧検知信号ＶＤＥＴのレベルに関係なく、内部リセット信号ＲＥＳは「Ｌ」レベルに固定される（時刻ｔ２〜ｔ３）。

カウンタ６のカウント値Ｃが最大値ＣＭＬに到達すると（時刻ｔ３）、カウンタ６の出力信号φ６が「Ｈ」レベルになり、ＡＮＤゲート２２の出力信号φ２２が「Ｈ」レベルになり、電圧検知信号ＶＤＥＴがＡＮＤゲート２４を通過して内部リセット信号ＲＥＳとなる。

電源電圧ＶＣＣが上昇して電圧検知回路２３のしきい値電圧ＶＴ２に到達すると、電圧検知信号ＶＤＥＴが「Ｈ」レベルに立ち上げられ、内部リセット信号ＲＥＳが「Ｈ」レベルに立ち上げられて内部回路７のリセットが解除される（時刻ｔ４）。

なお、データ信号Ｄ２が「０」である場合は、電圧検知信号ＶＤＥＴが「Ｈ」レベルに固定され、図８の半導体装置は図６の半導体装置と同様に動作するので、その説明は繰り返さない。

この実施の形態３では、電圧検知回路２３を有効にするか否かを選択することにより、使用する電源電圧ＶＣＣや、電源投入時における電源電圧ＶＣＣの立ち上り時間に応じて、最適なリセット動作を実現することができる。これにより、１つの半導体装置（たとえばマイクロコンピュータ）で幅広いアプリケーションに対応することができる。

すなわち、半導体装置の動作開始を早くしたい場合は、電源電圧ＶＣＣの立ち上り時間を短くし、電圧検知回路２３を無効にし、カウンタ６のカウント時間を短縮することによって、無駄な待ち時間を削減することができる。これにより、半導体装置の電源を頻繁にオン／オフすることが可能となり、システムの消費電力を削減することができる。

また、比較的高い電源電圧ＶＣＣで半導体装置を使い始める場合は、電圧検知回路２３を有効にすることにより、電源電圧ＶＣＣの立ち上り時間に依存せず、無駄な待ち時間を削減することができる。

また、電源電圧ＶＣＣが定格電圧ＶＲに到達した後に電圧検知回路２３を無効にすることにより、電源電圧ＶＣＣが動作下限電圧ＶＬに低下するまで半導体装置を使用することができる。これは、電池によって電源電圧ＶＣＣを供給する場合に適している。すなわち、最初は電池の電圧が高いので電源電圧ＶＣＣの立ち上り時間などの制約を受けずに、電源電圧ＶＣＣを立ち上げる。また、電池が消耗してきた場合でも、動作下限電圧ＶＬまで、半導体装置の動作を継続することがでる。

電源電圧ＶＣＣをゆっくり立ち上げるが、最初から低電圧での動作が必要な場合は、電圧検知回路２３を無効にし、カウンタ６でリセット解除を遅延させることにより、電源電圧ＶＣＣの立ち上り時間の規定内で内部回路７の誤動作を防止することができる。精度の良い電源を使用し、終始、動作下限電圧ＶＬ付近で半導体装置を動作させることにより低消費電力化を図る場合に有効な設定である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ ＰＯＲ回路、２，２２，２４ ＡＮＤゲート、３ フリップフロップ、４，２１ インバータ、５ 記憶部、６，１０ カウンタ、７ 内部回路、１１ 遅延回路、１２ セレクタ、２０ リセット指令回路、２３ 電圧検知回路。

Claims (9)

1. 電源電圧が投入されてから前記電源電圧が第１のしきい値電圧に到達するまでパワーオンリセット信号を出力するパワーオンリセット回路と、
   所望の遅延時間を設定する設定部と、
   前記パワーオンリセット信号の後縁を前記設定部によって設定された前記遅延時間だけ遅延させて内部リセット信号を生成する信号発生回路と、
   前記内部リセット信号によってリセットされる内部回路とを備える、半導体装置。
2. 前記内部回路は、前記第１のしきい値電圧よりも高い動作下限電圧よりも前記電源電圧が高い場合に正常に動作し、
   前記遅延時間は、前記電源電圧が前記動作下限電圧を超えた後に前記内部リセット信号による前記内部回路のリセットが解除されるように設定される、請求項１に記載の半導体装置。
3. 前記設定部は、前記遅延時間を示す情報を記憶した記憶部を含み、
   前記電源電圧が前記第１のしきい値電圧に到達している場合は前記記憶部から前記情報を読み出すことが可能となっており、
   前記信号発生回路は、前記記憶部に記憶された前記情報に基づき、前記パワーオンリセット信号の後縁を遅延させて前記内部リセット信号を生成する、請求項１に記載の半導体装置。
4. 前記信号発生回路は、
   前記パワーオンリセット信号の後縁に応答してカウントを開始し、そのカウント値が前記設定部によって設定された前記遅延時間に応じた値に到達したことに応じてカウントを終了するカウンタと、
   前記パワーオンリセット信号の前縁に応答して前記内部リセット信号の出力を開始し、前記カウンタがカウントを終了したことに応じて前記内部リセット信号の出力を停止するフリップフロップとを含む、請求項１に記載の半導体装置。
5. 前記信号発生回路は、
   さらに、前記パワーオンリセット信号を遅延させる遅延回路と、
   前記設定部によって設定された前記遅延時間に基づいて前記カウンタと前記遅延回路のうちのいずれか一方を選択する選択部とを含み、
   前記フリップフロップは、前記選択部によって前記カウンタが選択された場合は、前記カウンタがカウントを終了したことに応じて前記内部リセット信号の出力を停止し、前記選択部によって前記遅延回路が選択された場合は前記遅延回路によって遅延された前記パワーオンリセット信号の後縁に応答して前記内部リセット信号の出力を停止する、請求項４に記載の半導体装置。
6. さらに、前記内部回路をリセットさせるリセット指令信号を出力するリセット指令回路を備え、
   前記信号発生回路は、
   前記パワーオンリセット信号が出力されて前記リセット指令信号が出力されていない場合は、前記パワーオンリセット信号の後縁を前記設定部によって設定された前記遅延時間だけ遅延させて前記内部リセット信号を生成し、
   前記パワーオンリセット信号および前記リセット指令信号の両方が出力された後に、それらの出力が順次停止された場合は、前記リセット指令信号を前記設定部によって設定された前記遅延時間だけ遅延させて前記内部リセット信号を生成し、
   前記パワーオンリセット信号が出力されずに前記リセット指令信号が出力されている場合は、前記リセット指令信号を前記内部リセット信号として出力する、請求項１に記載の半導体装置。
7. 前記内部回路は、前記第１のしきい値電圧よりも高い動作下限電圧よりも前記電源電圧が高い場合に正常に動作し、
   さらに、前記電源電圧が前記動作下限電圧以上の第２のしきい値電圧よりも低い場合に電圧検知信号を出力する電圧検知回路を備え、
   前記設定部は、さらに、前記電圧検知回路を有効にするか無効にするかを設定し、
   前記信号発生回路は、
   前記設定部によって前記電圧検知回路を無効にすることが設定されている場合は、前記パワーオンリセット信号の後縁を前記設定部によって設定された前記遅延時間だけ遅延させて前記内部リセット信号を生成し、
   前記設定部によって前記電圧検知回路を有効にすることが設定されている場合は、前記電圧検知信号を前記内部リセット信号として出力する、請求項１に記載の半導体装置。
8. 前記設定部によって前記電圧検知回路を有効にすることが設定されている場合、前記電圧検知回路は前記パワーオンリセット信号の後縁に応答して起動され、起動された前記電圧検知回路が安定に動作するまで所定の待機時間が必要であり、
   前記遅延時間は、前記待機時間よりも長い時間に設定され、
   前記信号発生回路は、さらに、前記設定部によって前記電圧検知回路を有効にすることが設定されている場合に、前記パワーオンリセット信号の後縁に応答してカウントを開始し、そのカウント値が前記設定部によって設定された前記遅延時間に応じた値に到達したことに応じてカウントを終了するカウンタを含み、
   前記信号発生回路は、前記カウンタがカウントを終了した後に、前記電圧検知信号を前記内部リセット信号として出力する、請求項７に記載の半導体装置。
9. 前記カウンタは、前記設定部によって前記電圧検知回路を無効にすることが設定されている場合は、前記パワーオンリセット信号の後縁に応答してカウントを開始し、そのカウント値が前記設定部によって設定された前記遅延時間に応じた値に到達したことに応じてカウントを終了し、
   前記信号発生回路は、前記カウンタがカウントを終了したことに応じて前記内部リセット信号の後縁を出力する、請求項８に記載の半導体装置。

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