KR20100130074A - 시스템온칩 플래쉬 메모리 보호 회로 - Google Patents

Abstract

본 발명은 시스템온칩 플래쉬 메모리 보호 회로는, 동작 상태를 알 수 있는 출력단자와, 리세트 단자를 갖는 시스템온칩의 메모리 보호 회로에 있어서, 상기 출력단자와 접지 사이에 연결된 부하부; 상기 부하부에 걸리는 상태 전압을 기설정된 지연시간 만큼 지연시키는 지연부; 상기 부하부에 제1 저항을 통해 연결된 컬렉터와, 상기 지연부의 출력단에 연결된 베이스와, 접지에 연결된 에미터를 갖는 제1 트랜지스터를 포함하여, 상기 지연부에 의해 지연된 지연전압이 하이레벨로 천이되는 시점을 검출하는 지연 검출부; 및 동작전압단에 제2 저항을 통해 연결된 컬렉터와, 상기 부하부에 상기 제1 저항을 통해 연결된 베이스와, 접지에 연결된 에미터를 갖는 제2 트랜지스터를 포함하여, 상기 부하부에 걸리는 상태 전압이 하이레벨로 천이되는 시점부터 상기 지연검출부에 의해 상기 지연전압이 하이레벨로 천이되는 시점까지 리세트 신호를 생성하여 상기 리세트 단자에 공급하는 리셋 신호 생성부를 포함한다.

시스템온칩, 플래쉬 메모리, 보호, 리세트

Description

시스템온칩 플래쉬 메모리 보호 회로{PROTECTION CIRCUIT OF FLASH MEMORY IN SYSTEM ON CHIP}

본 발명은 시스템온칩(SYSTEM ON CHIP: SoC)에 적용될 수 있는 플래쉬 메모리 보호 회로에 관한 것으로, 특히 파워업시 원하지 않는 메모리 읽기 및 쓰기 동작을 미연에 방지할 수 있는 시스템온칩 플래쉬 메모리 보호 회로에 관한 것이다.

일반적으로, 시스템온칩(SoC)은, 시스템 프로세서와 임베디드 메모리를 포함하는데, 시스템온칩에 사용되는 임베디드 메모리는 플래쉬 메모리(Flash memory)가 주로 사용된다.

최근, 플래쉬 메모리에 블록 지우기(Block erase) 기능이 추가됨에 따라, 플래쉬의 공급 전원을 이용하여 메모리의 쓰기(writing) 기능이 가능하게 되었다.

통상, 시스템온칩에서, 시스템 프로세서와 임베디드 메모리간 인터페이스를 위한 신호로서, 상기 시스템 프로세서의 주소신호(Address[Max:0]), 데이터신호(Data[15:0]), 읽기신호(RD#), 쓰기신호(WR#), 칩선택신호(CS#), 범용병렬입출력신호(GPIO) 각각에 대응되는, 상기 임베디드 메모리간 인터페이스의 주소신호(A[Max:Min]), 데이터신호(D[15:0]), 출력인에이블신호(OE#), 쓰기인에이블신 호(WE#), 칩인에이블신호(CE#), 쓰기보호신호(WP#) 각각이 연결된다.

이때, 상기 임베디드 메모리인 플래쉬 메모리는, 메모리 라이트 전원(Vpp), 쓰기인에이블신호(WE#), 칩인에이블신호(CE#), 쓰기보호신호(WP#)를 포함하는 쓰기 모드 커맨드 등의 여러 가지 구비 요소가 모두 충족되어야 쓰기(writing)가 가능하게 된다.

통상, 배터리 수명(battery life time)이 중요하게 취급되는 시스템온칩(SoC)의 경우에, 파워 온/오프(power on/off)가 빈번히 발생되는 상황에서, 초기 파워 온/오프(power on/off)시, 시스템온칩이 온 또는 오프 상태를 인식하지 못하는 미지(unknown) 상태가 발생됨에 따라, 바람직하지 않게, 플래쉬 메모리(Flash memory)의 일부 데이타가 지워지는 경우가 발생하는 단점을 방지하기 위해서 다음과 같은 메모리 보호 방안을 마련하고 있다.

즉, 상기 플래쉬 메모리의 원치 않는 쓰기 기능으로부터, 플래쉬 메모리의 보호 방법은 3가지로 볼 수 있다.

(1) 메모리 쓰기 전원(Vpp)사용

(2) 쓰기인에이블신호(WE#), 칩인에이블신호(CE#), 쓰기보호신호(WP#) 사용

(3) 쓰기 모드 커맨드 사용

그런데, 기존에는 메모리 라이트 전원(Vpp)전원이 공급되지 않으면 플래시에 어떤 쓰기(writing)도 될 수 없었으나, 블럭 지우기(BLOCK ERASE) 플래시가 등장한 이후부터는 플래시의 동작전원(Vcc)을 메모리 쓰기 전원(Vpp)으로도 사용 할 수 있 게 되어, 완벽한 보호 기능을 상실하게 되었다는 문제점이 있다.

또한, 쓰기인에이블신호(WE#), 칩인에이블신호(CE#), 쓰기보호신호(WP#) 들이 플래쉬 메모리 기록시에 함께 액티브 되지 않으면 플래쉬 메모리에 쓰기가 성공할 수 없으므로 기본적으로는 의도되지 않은 플래쉬 지우기(flash erase)는 발생할 수 없으나, 이 신호들은 시스템의 파워-업(POWER-UP) 순간에는 잠시나마 예측 할 수 없는 미지(unknown) 상태가 되어 완벽한 보호 기능을 상실하게 되는 문제점이 있다.

게다가, 쓰기 모드 커맨드 사용시, 플래쉬 메모리는 기록을 위해서는 별도의 쓰기 모드 커맨드를 실행하여 해당 모드로 변경 후 쓰기가 가능해 지도록 하는데, 이와 같은 플래쉬 지우기(Flash erase) 방어 방법은 정상적인 사용시에는 전혀 문제가 될 것이 없으나, 시스템의 파워-업(POWER-UP) 시에는 역시 예측 할 수 없는 미지(unknown) 상태가 되어 완벽한 보호 기능을 상실하게 되는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해서 제안된 것으로써, 그 목적은, 파워-업시점에서 기설정된 시간동안에 시스템온칩을 강제로 리세트시킴으로써, 원하지 않는 메모리 읽기 및 쓰기 동작을 미연에 방지할 수 있고, 이에 따라 시스템온칩의 메모리를 보호할 수 있는 시스템온칩 플래쉬 메모리 보호 회로를 제공하는데 있다.

상기한 본 발명의 목적을 달성하기 위한 본 발명의 하나의 기술적인 측면은, 동작 상태를 알 수 있는 출력단자와, 리세트 단자를 갖는 시스템온칩의 메모리 보호 회로에 있어서, 상기 출력단자와 접지 사이에 연결된 부하부; 상기 부하부에 걸리는 상태 전압을 기설정된 지연시간 만큼 지연시키는 지연부; 및 상기 부하부에 제1 저항을 통해 연결된 컬렉터와, 상기 지연부의 출력단에 연결된 베이스와, 접지에 연결된 에미터를 갖는 제1 트랜지스터를 포함하여, 상기 지연부에 의해 지연된 지연전압이 하이레벨로 천이되는 시점을 검출하는 지연 검출부; 동작전압단에 제2 저항을 통해 연결된 컬렉터와, 상기 부하부에 상기 제1 저항을 통해 연결된 베이스와, 접지에 연결된 에미터를 갖는 제2 트랜지스터를 포함하여, 상기 부하부에 걸리는 상태 전압이 하이레벨로 천이되는 시점부터 상기 지연검출부에 의해 상기 지연전압이 하이레벨로 천이되는 시점까지 리세트 신호를 생성하여 상기 리세트 단자에 공급하는 리셋 신호 생성부를 포함하는 시스템온칩 플래쉬 메모리 보호 회로를 제안한다.

상기 시스템온칩은, 슬립모드에서 액티브모드로 변경시 기설정된 레귤레이터 전압을 출력하는 레귤레이터를 포함하는 것을 특징으로 한다.

상기 출력단자는, 상기 레귤레이터로부터의 레귤레이터 전압을 출력하는 레귤레이터 출력단자인 것을 특징으로 한다.

상기 부하부는, 상기 출력단자와 접지 사이에 연결된 부하용 커패시터로 이루어진 것을 특징으로 한다.

상기 지연부는, 상기 출력단자에 연결된 일단을 갖는 지연용 저항; 및 상기 저항의 타단과 접지 사이에 연결된 지연용 커패시터를 포함하고, 상기 지연용 저항과 지연용 커패시터에 의한 시정수에 따라 결정되는 지연시간을 갖는 것을 특징으로 한다.

이와 같은 본 발명에 의하면, 파워-업시점에서 기설정된 시간동안에 시스템온칩을 강제로 리세트시킴으로써, 원하지 않는 메모리 읽기 및 쓰기 동작을 미연에 방지할 수 있고, 이에 따라 시스템온칩의 메모리를 보호할 수 있는 효과가 있다.

이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.

본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 실시 예는 본 발명의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.

도 1은 본 발명에 따른 시스템온칩 플래쉬 메모리 보호 회로의 구성도이다. 도 1을 참조하면, 본 발명에 따른 시스템온칩 플래쉬 메모리 보호 회로는, 동작 상태를 알 수 있는 출력단자(T1)와, 리세트 단자(T2)를 갖는 시스템온칩(50)의 메모리 보호 회로에 있어서, 상기 출력단자(T1)와 접지 사이에 연결된 부하부(100)와, 상기 부하부(100)에 걸리는 상태 전압(Vs)을 기설정된 지연시간 만큼(Td) 지연시키는 지연부(200)와, 상기 지연부(200)에 의해 지연된 지연전압(Vd)이 하이레벨로 천이되는 시점을 검출하는 지연 검출부(300)와, 상기 부하부(100)에 걸리는 상태 전압(Vs)이 하이레벨로 천이되는 시점부터 상기 지연검출부(300)에 의해 상기 지연전압(Vd)이 하이레벨로 천이되는 시점까지 리세트 신호를 생성하여 상기 리세트 단자(T2)에 공급하는 리셋 신호 생성부(400)를 포함한다.

상기 지연 검출부(300)는, 상기 부하부(100)에 제1 저항(R1)을 통해 연결된 컬렉터와, 상기 지연부(200)의 출력단에 연결된 베이스와, 접지에 연결된 에미터를 갖는 제1 트랜지스터(Q1)를 포함한다.

상기 리셋 신호 생성부(400)는, 동작전압(VDD)단에 제2 저항(R2)을 통해 연결된 컬렉터와, 상기 부하부(100)에 상기 제1 저항(R1)을 통해 연결된 베이스와, 접지에 연결된 에미터를 갖는 제2 트랜지스터(Q2)를 포함한다.

또한, 상기 시스템온칩(50)은, 슬립모드에서 액티브모드로 변경시 기설정된 레귤레이터 전압을 출력하는 레귤레이터(51)를 포함한다.

상기 출력단자(T1)는, 상기 레귤레이터(51)로부터의 레귤레이터 전압을 출력하는 레귤레이터 출력단자가 될 수 있다.

상기 부하부(100)는, 상기 출력단자(T1)와 접지 사이에 연결된 부하용 커패시터(CL)로 이루어질 수 있다.

상기 지연부(200)는, 상기 출력단자(T1)에 연결된 일단을 갖는 지연용 저항(Rd)과, 상기 저항(Rd)의 타단과 접지 사이에 연결된 지연용 커패시터(Cd)를 포함하고, 상기 지연용 저항(Rd)과 지연용 커패시터(Cd)에 의한 시정수에 따라 결정되는 지연시간(Td)을 갖는다.

도 2는 본 발명의 시스템온칩 플래쉬 메모리 보호 회로의 주요신호 타이밍챠트로서, 도 2를 참조하면, Vs는 상기 부하부(100)에 걸리는 상태전압이고, Vd는 상기 지연부(200)에서 상기 상태전압(Vs)이 기설정된 지연시간(Td) 만큼 지연되어 출력되는 지연전압이다. Q1은 제1 트랜지스터이고, Q2는 제2 트랜지스터이며, 그리고 Vrst는 리세트전압이다.

이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.

도 1을 참조하면, 본 발명에 따른 시스템온칩 플래쉬 메모리 보호 회로는, 시스템온칩(50)에 포함되는 메모리를 보호하기 위한 회로이다. 이때, 상기 시스템온칩(50)은, 일예로, 슬립모드에서 액티브모드로 변경시 기설정된 전압을 출력하는 레귤레이터(51)를 포함할 수 있고, 상기 레귤레이터(51)로부터의 레귤레이터 전압을 출력하는 레귤레이터 출력단자(T-REG)와, 리세트 단자(T2)를 포함할 수 있다.

도 1을 참조하면, 본 발명의 시스템온칩 플래쉬 메모리 보호 회로는, 부하부(100), 지연부(200), 지연검출부(300) 및 리셋 신호 생성부(400)를 포함한다.

먼저, 상기 부하부(100)는, 상기 레귤레이터(51)의 레귤레이터 출력단자(T-REG)와 접지 사이에 연결되어, 상기 레귤레이터(51)의 레귤레이터 출력단자(T-REG)를 통해 출력되는 레귤레이터 전압(Vreg)을 안정화시키며, 이때, 상기 부하부(100)에는 상태전압(Vs)이 걸린다.

예를 들어, 상기 부하부(100)는, 상기 레귤레이터(51)의 레귤레이터 출력단자(T-REG)와 접지 사이에 연결된 부하용 커패시터(CL)로 이루어질 수 있으며, 이 경우, 상기 레귤레이터 출력단자(T-REG)를 통해 출력되는 레귤레이터 전압(Vreg)의 리플을 제거하여, 상기 상태전압(Vs)을 제공한다.

다음, 상기 지연부(200)는, 상기 부하부(100)에 걸리는 전압을 기설정된 지연시간(Td) 만큼 지연시킨다.

그 다음, 상기 지연검출부(300)는, 상기 부하부(100)에 제1 저항(R1)을 통해 연결된 컬렉터와, 상기 지연부(200)의 출력단에 연결된 베이스와, 접지에 연결된 에미터를 갖는 제1 트랜지스터(Q1)를 포함할 수 있다.

이와 같이, 상기 제1 트랜지스터(Q1)가 NPN 트랜지스터로 이루어지는 경우, 상기 지연부(200)에 의해 지연된 지연전압(Vd)이 턴온전압(예,0.7V) 이상으로 되면 턴온된다. 즉 상기 제1 트랜지스터(Q1)는 상기 지연부(200)에 의해 지연된 지연전압(Vd)이 하이레벨로 천이되는 시점을 검출할 수 있다.

그 다음, 상기 리셋 신호 생성부(400)는, 동작전압(VDD)단에 제2 저항(R2)을 통해 연결된 컬렉터와, 상기 부하부(100)에 상기 제1 저항(R1)을 통해 연결된 베이스와, 접지에 연결된 에미터를 갖는 제2 트랜지스터(Q2)를 포함할 수 있다.

이와 같이, 상기 제2 트랜지스터(Q2)는 NPN 트랜지스터로 이루어지는 경우, 상기 부하부(100)에 걸리는 상태 전압(Vs)과 상기 지연검출부(300)에 의해 상기 지연전압(Vd)에 의해 결정되는 베이스-에미터간의 전압이 턴온전압(예, 0.7V) 이상이면 턴온된다.

이에 따라, 상기 리셋 신호 생성부(400)는, 상기 부하부(100)에 걸리는 상태 전압(Vs)이 하이레벨로 천이되는 시점부터 상기 지연검출부(300)에 의해 상기 지연전압(Vd)이 하이레벨로 천이되는 시점까지 리세트 신호를 생성하여 상기 리세트 단자(T2)에 공급한다.

도 1 및 도 2를 참조하면, 상기 제1 트랜지스터(Q1)는, 상기 지연부(200)로부터의 지연전압(Vd)이 하이레벨로 천이되는 시점에서 턴온되고, 상기 제2 트랜지스터(Q2)는 상기 부하부(100)에 의해 상태전압(Vs)이 하이레벨로 천이되는 시점에서 턴온된다.

이에 따라, 상기 리셋신호(Vrst)는, 상기 제1 트랜지스터(Q1)가 턴온시점부터 제2 트랜지스터(Q1)가 턴온되는 시점까지 로우레벨로 되며, 한편 상기 시스템온칩은 리셋신호에 대해 로우액티브로 동작하므로, 상기 로우레벨의 리셋신호(Vrst)에 의해 리셋된다.

따라서, 본 발명이 적용되는 시스템온칩은 리세트 신호에 의해서, 파워업 시점에서 기설정 시간동안 리세트될 수 있다.

전술한 바와 같은 본 발명에 의하면, 시스템온칩이 온 또는 오프 상태를 인식하지 못하는 미지(unknown) 상태를 발생시키는 파워-업시, 강제 리세트를 수행하여, 미지 상태의 발생을 방지할 수 있고, 이에 인해, 메모리의 읽기 오류 또는 쓰기 오류를 예방할 수 있게 된다.

도 1은 본 발명에 따른 시스템온칩 플래쉬 메모리 보호 회로의 구성도.

도 2는 본 발명의 시스템온칩 플래쉬 메모리 보호 회로의 주요신호 타이밍챠트.

* 도면의 주요부분에 대한 부호의 설명 *

50 : 시스템온칩 51 : 레귤레이터

100 : 부하부 200 : 지연부

300 : 지연 검출부 400 : 리셋 신호 생성부

Claims (5)

1. 동작 상태를 알 수 있는 출력단자와, 리세트 단자를 갖는 시스템온칩의 메모리 보호 회로에 있어서,

   상기 출력단자와 접지 사이에 연결된 부하부;

   상기 부하부에 걸리는 상태 전압을 기설정된 지연시간 만큼 지연시키는 지연부; 및

   상기 부하부에 제1 저항을 통해 연결된 컬렉터와, 상기 지연부의 출력단에 연결된 베이스와, 접지에 연결된 에미터를 갖는 제1 트랜지스터를 포함하여, 상기 지연부에 의해 지연된 지연전압이 하이레벨로 천이되는 시점을 검출하는 지연 검출부;

   동작전압단에 제2 저항을 통해 연결된 컬렉터와, 상기 부하부에 상기 제1 저항을 통해 연결된 베이스와, 접지에 연결된 에미터를 갖는 제2 트랜지스터를 포함하여, 상기 부하부에 걸리는 상태 전압이 하이레벨로 천이되는 시점부터 상기 지연검출부에 의해 상기 지연전압이 하이레벨로 천이되는 시점까지 리세트 신호를 생성하여 상기 리세트 단자에 공급하는 리셋 신호 생성부

   를 포함하는 시스템온칩 플래쉬 메모리 보호 회로.
2. 제1항에 있어서, 상기 시스템온칩은,

   슬립모드에서 액티브모드로 변경시 기설정된 레귤레이터 전압을 출력하는 레 귤레이터를 포함하는 것을 특징으로 하는 시스템온칩 플래쉬 메모리 보호 회로.
3. 제2항에 있어서, 상기 출력단자는,

   상기 레귤레이터로부터의 레귤레이터 전압을 출력하는 레귤레이터 출력단자인 것을 특징으로 하는 시스템온칩 플래쉬 메모리 보호 회로.
4. 제1항 또는 제3항에 있어서, 상기 부하부는,

   상기 출력단자와 접지 사이에 연결된 부하용 커패시터로 이루어진 것을 특징으로 하는 시스템온칩 플래쉬 메모리 보호 회로.
5. 제1항 또는 제3항에 있어서, 상기 지연부는,

   상기 출력단자에 연결된 일단을 갖는 지연용 저항; 및

   상기 저항의 타단과 접지 사이에 연결된 지연용 커패시터를 포함하고,

   상기 지연용 저항과 지연용 커패시터에 의한 시정수에 따라 결정되는 지연시간을 갖는 것을 특징으로 하는 시스템온칩 플래쉬 메모리 보호 회로.

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