CN109407807B - 一种芯片复位电路、复位方法及mcu芯片 - Google Patents

Abstract

本发明涉及一种芯片复位电路、复位方法及MCU芯片，所述芯片复位电路包括：读取及校验电路，适于读取所述芯片的存储器，以获取所述存储器内存储的配置信息和校验信息，并利用所述校验信息校验所述配置信息，当校验失败时反复读取所述存储器并进行校验，直至所述配置信息全部校验成功；复位控制电路，适于在所述读取及校验电路校验失败时，生成芯片复位信号，所述芯片复位信号用于复位所述芯片的内部模块。本发明技术方案能够有效加载芯片配置信息。

Description

一种芯片复位电路、复位方法及MCU芯片

技术领域

本发明涉及芯片设计技术领域，尤其涉及一种芯片复位电路、复位方法及MCU芯片。

背景技术

微控制器(Micro-Controller Unit，MCU)芯片的配置信息通常是预先存储于MCU芯片内部的，用于配置芯片功能模块以及芯片工作模式的全局性控制信息。当MCU芯片在上电复位后，芯片可以根据预先存储于芯片内部的配置信息，相应地配置芯片内部模块或者将芯片置于相应的工作模式。

现有的用于MCU芯片的配置信息加载的复位电路通常由模拟器件构成，该复位电路可以产生复位信号，对芯片进行复位，芯片根据该复位信号的状态，进行配置信息的加载。该复位电路对电源上电时序要求比较高，快速上电容易产生过窄的复位脉冲，无法有效的复位芯片，进而影响了配置信息的有效加载，导致芯片不能正常工作，可靠性差。另外，现有的用于MCU芯片的配置信息加载的复位电路在读取及校验配置信息后，如果由于校验失败导致配置信息无法有效加载，则芯片就会一直处于复位状态，导致芯片不能进入正常工作模式。

发明内容

本发明解决的技术问题是如何提供一种能够有效加载芯片配置信息的复位电路。

为解决上述技术问题，本发明实施例提供了一种芯片复位电路，所述芯片复位电路包括：读取及校验电路，适于读取所述芯片的存储器，以获取所述存储器内存储的配置信息和校验信息，并利用所述校验信息校验所述配置信息，当校验失败时反复读取所述存储器并进行校验，直至所述配置信息全部校验成功；复位控制电路，适于在所述读取及校验电路校验失败时，生成芯片复位信号，所述芯片复位信号用于复位所述芯片的内部模块。

可选的，所述芯片复位电路还包括：数据缓冲寄存器加载电路，适于在所述配置信息全部校验成功时，将所述配置信息和校验信息加载至所述芯片的数据缓冲寄存器。

可选的，所述芯片复位电路还包括：监控电路，适于监控所述数据缓冲寄存器中的配置信息和校验信息，并根据监控结果控制所述读取及校验电路是否重新读取所述存储器；若所述监控结果表明所述数据缓冲寄存器中的配置信息校验失败，则所述复位控制电路再次生成所述芯片复位信号，以复位所述芯片的内部模块；所述监控电路控制所述读取及校验电路重新读取所述存储器中的所述配置信息和校验信息。

可选的，所述配置信息包括用户配置信息和系统配置信息，所述存储器包括可擦写信息区和不可擦写信息区，所述用户配置信息存储于所述可擦写信息区，所述系统配置信息存储于所述不可擦写信息区。

可选的，所述校验信息与配置信息满足反码校验逻辑。

可选的，所述存储器为非易失性存储器。

为解决上述技术问题，本发明实施例还提供了一种MCU芯片，所述MCU芯片包括：存储器，以及前述的芯片复位电路。

为解决上述技术问题，本发明实施例还提供了一种芯片复位方法，所述芯片复位方法包括如下步骤：读取所述芯片的存储器，以获取所述存储器内存储的配置信息和校验信息，并利用所述校验信息校验所述配置信息；当校验失败时反复读取所述存储器并进行校验，直至所述配置信息全部校验成功，并且在校验失败时，生成芯片复位信号，所述芯片复位信号用于复位所述芯片的内部模块。

可选的，所述芯片复位方法还包括：当所述配置信息全部校验成功时，将所述配置信息和校验信息加载至所述芯片的数据缓冲寄存器。

可选的，所述芯片复位方法还包括：监控所述数据缓冲寄存器中的配置信息和校验信息，并根据监控结果确定是否重新读取所述存储器；若所述监控结果表明所述数据缓冲寄存器中的配置信息校验失败，则再次复位所述芯片的内部模块，并重新读取所述存储器中的所述配置信息和校验信息。

可选的，所述配置信息包括用户配置信息和系统配置信息，所述存储器包括可擦写信息区和不可擦写信息区，所述用户配置信息存储于所述可擦写信息区，所述系统配置信息存储于所述不可擦写信息区。

可选的，所述校验信息与配置信息满足反码校验逻辑。

可选的，所述存储器为非易失性存储器。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案的芯片复位电路包括读取及校验电路、复位控制电路，所述读取及校验电路适于读取所述芯片的存储器，以获取所述存储器内存储的配置信息和校验信息，并利用所述校验信息校验所述配置信息，当校验失败时反复读取所述存储器并进行校验，直至所述配置信息全部校验成功；所述复位控制电路适于在所述读取及校验电路校验失败时，生成芯片复位信号，所述芯片复位信号用于复位所述芯片的内部模块。由此，若芯片的任意一部分配置信息校验失败，则读取及校验电路都会反复地重新读取配置信息，直到读出的配置信息全部满足预定校验条件，才会结束芯片复位，允许芯片进入正常工作模式。由于在大多数情况下，校验失败是由于电源电压不稳定、干扰等因素造成，采用本方案可以避免一旦校验不成功就持续复位、芯片不正常工作的问题；直至电源电压稳定并退出复位状态，进入正常工作模式，有效提高了芯片工作的准确性和可靠性。

进一步，本发明技术方案中的芯片复位电路还包括监控电路，所述监控电路适于监控所述数据缓冲寄存器中的配置信息和校验信息，并根据监控结果控制所述读取及校验电路是否重新读取所述存储器。由此，本发明技术方案能够及时检测数据缓冲寄存器内的数据是否由于外界干扰等原因发生变化，进一步提高了芯片工作的准确性和可靠性。

进一步，本发明技术方案中的配置信息包括用户配置信息和系统配置信息，所述存储器包括可擦写信息区和不可擦写信息区，所述用户配置信息存储于所述可擦写信息区，所述系统配置信息存储于所述不可擦写信息区。由此，可以方便用户根据具体需求向芯片写入相关配置信息，有利于扩展芯片的功能。

附图说明

图1是本发明实施例一种MCU芯片的结构示意图；

图2是图1中芯片复位电路的工作流程图；

图3是图1中芯片复位电路在加载配置信息时的信号时序图；

图4是图1中芯片复位电路在数据缓冲寄存器内的数据发生变化前后的信号时序图。

具体实施方式

本领域技术人员可以理解，现有的用于MCU芯片的配置信息加载的复位电路通常由模拟器件构成，该复位电路可以产生复位信号，对芯片进行复位，芯片根据该复位信号的状态，进行配置信息的加载。该复位电路对电源上电时序要求比较高，快速上电容易产生过窄的复位脉冲，无法有效的复位芯片，进而影响了配置信息的有效加载，导致芯片不能正常工作，可靠性差。另外，现有的用于MCU芯片的配置信息加载的复位电路在读取及校验配置信息后，如果由于校验失败导致配置信息无法有效加载，则芯片就会一直处于复位状态，导致芯片不能进入正常工作模式。

本发明实施例中的芯片复位电路可以包括读取及校验电路、复位控制电路，若芯片的任意一部分配置信息校验失败，则读取及校验电路都会反复地重新读取配置信息，直到读出的配置信息全部满足预定校验条件，才会结束芯片复位，允许芯片进入正常工作模式。由于在大多数情况下，校验失败是由于电源电压不稳定、干扰等因素造成，采用本方案可以避免一旦校验不成功就持续复位、不正常工作的问题；直至电源电压稳定并退出复位状态，进入正常工作模式，有效提高了芯片工作的准确性和可靠性。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。

图1是本发明实施例一种MCU芯片的结构示意图。

请参考图1，所述MCU芯片中的复位电路可以包括：读取及校验电路2、复位控制电路3，所述读取及校验电路2适于读取所述芯片的存储器1，以获取所述存储器1内存储的配置信息和校验信息，并利用所述校验信息校验所述配置信息，当校验失败时反复读取所述存储器1并进行校验，直至所述配置信息全部校验成功；所述复位控制电路3适于在所述读取及校验电路2校验失败时，生成芯片复位信号chip_rstn，所述芯片复位信号chip_rstn用于复位所述芯片的内部模块。

具体地，所述芯片的内部模块可以包括芯片内核4以及芯片的功能模块5。

更具体地，所述功能模块5可以包括显示模块、时钟模块、按键模块、模数转换(Analog-to-Digital，ADC)模块等。

进一步地，所述校验信息和配置信息可以满足反码校验逻辑。也就是说，所述校验成功可以是指所述校验信息与配置信息满足反码校验逻辑，所述校验失败可以是指所述校验信息与配置信息不满足反码校验逻辑。

需要说明的是，本发明采用反码的电路逻辑简单有效、电路实现成本低，所述配置信息和校验信息之间的校验逻辑可以根据具体需要来进行适应性设置，例如还可以采用奇偶校验、补码校验、循环冗余校验(CRC)等方式；还可以采用内嵌固定标识码，如0x55aa开头和0xaa55结束等，本发明实施例对此不做限制。

进一步地，所述存储器1可以为非易失性存储器(non-volatile memory，NVM)，芯片掉电后，存储在非易失性存储器中的配置信息和校验信息不会丢失。

进一步地，所述存储器1可以包括一个信息区，也可以包括多个信息区。

在一个非限制性的实施例中，可以将所述存储器1的内部信息区依据权限，分为可擦写信息区INFO0和不可擦写信息区INFO1。所述可擦写信息区INFO0中的信息对于用户来说，不仅可以被读取，还可以被多次擦写更新；所述不可擦写信息区INFO1中的信息对于用户来说，仅可以被读取，不可以被擦写更新。具体实施时，所述不可擦写信息区INFO1中的信息是在出厂前已经被烧录写入芯片的。

进一步地，所述配置信息可以包括用户配置信息和系统配置信息，所述用户配置信息可以存储于所述可擦写信息区，所述系统配置信息可以存储于所述不可擦写信息区。

具体地，所述用户配置信息可以包括芯片复位时间、掉电复位电压、IO端口复用配置功能以及芯片系统时钟源选择等信息；所述系统配置信息可以包括芯片的内部时钟校准参数值、电流模块校准参数值、电压模块校准参数值以及其它模拟模块的参数配置等信息。

更进一步地，所述用户配置信息和相应的校验信息可以同时存储于所述可擦写信息区，所述系统配置信息和相应的校验信息可以同时存储于所述不可擦写信息区。

本领域技术人员应当理解，所述用户配置信息以及系统配置信息都可以根据所述芯片的相应工作模式或者芯片功能模块的配置需求进行适应性设置，本发明实施例对此不做限制。

进一步地，所述芯片复位电路还可以包括数据缓冲寄存器加载电路7，所述数据缓冲寄存器加载电路7可以在所述配置信息全部校验成功后，将所述配置信息和校验信息加载至所述芯片的数据缓冲寄存器8。

更进一步地，所述数据缓冲寄存器加载电路7可以将所述配置信息和校验信息加载至所述芯片的数据缓冲寄存器组。其中，所述数据缓冲寄存器组可以有多个，并且每个数据缓冲寄存器组都可以由功能相同的多个数据缓冲寄存器8构成。

具体地，所述数据缓冲寄存器组可以包括变址和指针寄存器组、段寄存器组、指令寄存器组、标志寄存器组等。本领域技术人员可以根据具体需求适应性的选择合适的寄存器组，本发明实施例对此不做限制。

进一步地，所述芯片复位电路还可以包括监控电路6，适于监控所述数据缓冲寄存器8中的配置信息和校验信息，并根据监控结果控制所述读取及校验电路2是否重新读取所述存储器1。

具体地，所述监控结果可以是所述监控电路依据所述校验信息对所述配置信息进行校验的结果。例如：所述监控结果可以是校验成功或校验失败。

更具体地，所述校验成功可以是指所述校验信息与配置信息满足反码校验逻辑，校验失败可以是指所述校验信息与配置信息不满足反码校验逻辑。

进一步地，若所述监控结果表明所述数据缓冲寄存器8中的配置信息校验失败，则所述复位控制电路3再次生成所述芯片复位信号chip_rstn，以复位所述芯片的内部模块；所述监控电路6控制所述读取及校验电路2重新读取所述存储器1中的所述配置信息和校验信息。

进一步地，所述芯片复位电路还可以包括写保护电路(未图示)，用于防止所述数据缓冲寄存器8内的配置信息和校验信息被恶意程序篡改。

进一步地，所述读取、校验、加载、监控等电路，均采用同步设计，通过内部低频时钟提供数字电路时钟，该时钟频率较低，如几十KHz到几MHz；且默认模式开启时钟。内部时钟实现方式多样，本发明实施例对此不做限制。

图2是图1中芯片复位电路的工作流程图；图3是图1中芯片复位电路在加载配置信息时的信号时序图；图4是图1中芯片复位电路在数据缓冲寄存器内的数据发生变化前后的信号时序图。

请同时参考图1至图4。在芯片接通电源VDD后，首先需要对芯片进行复位操作。接通电源VDD后的芯片首次复位又可以被称作上电复位，所述上电复位是指在芯片复位接口接通复位电压V_por，所述芯片复位接口处的复位电压V_por会先处于高电平，并持续一定的时间区间(例如：t0-t1区间)后，再将该芯片复位接口处的复位电压V_por由高电平转换为低电平，从而达到给芯片复位的目的。上电复位操作可以有效避免芯片被直接上电驱动而造成的程序跑飞或者寄存器数据紊乱。

上电复位操作结束后，所述读取及校验电路2可以从时刻t1开始读取存储器1中可擦写信息区INFO0和不可擦写信息区INFO1，并用读取到校验信息校验相应的配置信息。在读取和校验所述可擦写信息区INFO0和不可擦写信息区INFO1内的配置信息和校验信息的过程中，第一复位信号p1_rstn、读取校验成功标志位read_ok以及芯片复位信号chip_rstn一直被置于低电平。

如果校验不成功，则读取及校验电路2产生的读取校验成功标志位read_ok被置于低电平，并且读取及校验电路2将所述读取校验成功标志位read_ok发送给数据缓冲寄存器加载电路7；读取及校验电路2产生的第一复位信号p1_rstn被置于低电平，并且读取及校验电路2将第一复位信号p1_rstn发送至复位控制电路3；响应于所述第一复位信号p1_rstn被置于低电平，所述复位控制电路3产生的芯片复位信号chip_rstn被置于低电平，并且复位控制电路3将芯片复位信号chip_rstn发送给芯片内核4以及功能模块5。响应于所述复位控制电路3产生的芯片复位信号chip_rstn被置于低电平，所述芯片内核4和功能模块5被复位。响应于所述读取校验成功标志位read_ok被置于低电平，所述数据缓冲寄存器加载电路7不会将配置信息以及校验信息保存至所述数据缓冲寄存器8。

若配置信息校验失败，则所述读取及校验电路2反复读取所述存储器1，并对读取的配置信息进行校验。

如果在时刻t2，所述读取及校验电路2将所述配置信息和校验信息读取完成并校验成功，则读取及校验电路2将读取校验成功标志位read_ok置于高电平，并且读取及校验电路2将所述读取校验成功标志位read_ok发送给数据缓冲寄存器加载电路7。响应于所述读取校验成功标志位read_ok被置于高电平，所述数据缓冲寄存器加载电路7将从所述存储器1中读取的配置信息以及校验信息保存到所述数据缓冲寄存器8，数据缓冲寄存器8再利用所述配置信息配置所述芯片的各个功能模块5的参数值。同时，读取及校验电路2的第一复位信号p1_rstn被置于高电平，并且读取及校验电路2将第一复位信号p1_rstn发送至复位控制电路3。响应于第一复位信号p1_rstn被置于高电平，所述复位控制电路3将芯片复位信号chip_rstn设置为高电平，并且复位控制电路3将芯片复位信号chip_rstn发送给芯片内核4以及功能模块5，从而将芯片内部的芯片内核4以及功能模块5的复位释放，芯片可以开始正常工作。

在芯片正常工作的过程中，可能会受到恶劣环境的干扰，有可能导致数据缓冲寄存器8中的配置信息发生改变，从而造成芯片工作异常或导致死机。为了加强芯片工作的可靠性，监控电路6可以在芯片工作的过程中对数据缓冲寄存器8中的配置信息和校验信息进行监控。

具体实施时，所述监控电路6读取所述数据缓冲寄存器8中的配置信息和校验信息，并校验所述配置信息与所述校验信息是否满足反码校验逻辑。若所述配置信息校验成功，所述监控电路6将第二复位信号p2_rstn设置为高电平，并且所述监控电路6将第二复位信号p2_rstn发送至读取及校验电路2以及复位电路3。此时，处于高电平的第二复位信号p2_rstn并不会引起芯片内部的芯片内核4以及功能模块5的复位操作。

若在时刻t3，所述监控电路6的监控结果表明所述配置信息校验失败，则所述监控电路6将第二复位信号p2_rstn置于低电平，并且所述监控电路6将第二复位信号p2_rstn发送至读取及校验电路2以及复位电路3。响应于所述第二复位信号p2_rstn被置于低电平，所述读取及校验电路2将所述第一复位信号p1_rstn置于低电平，并且读取及校验电路2将第一复位信号p1_rstn发送至复位控制电路3；响应于所述第一复位信号p1_rstn为低电平且第二复位信号p2_rstn为低电平，所述复位控制电路3将芯片复位信号chip_rstn置于低电平，所述芯片内核4和功能模块5被复位，也就是说，当监控电路6检测到数据缓冲寄存器8中的配置信息和校验信息不再满足预设的反码校验逻辑时，芯片退出正常工作模式。同时，响应于所述第二复位信号p2_rstn被置于低电平，所述读取及校验电路2重新读取所述存储器1中的配置信息和校验信息，并在所述配置信息校验成功后重新为数据缓冲寄存器8加载配置信息和校验信息。若在时刻t4，所述配置信息和校验信息重新加载并校验成功后，所述读取及校验电路2产生的第一复位信号p1_rstn被置于高电平，并且读取及校验电路2将第一复位信号p1_rstn发送至复位控制电路3。响应于第一复位信号p1_rstn被置于高电平，所述复位控制电路3将芯片复位信号chip_rstn设置为高电平，芯片内部的芯片内核4以及功能模块5的复位被释放，芯片又可以重新开始工作。

所述监控电路6能够及时检测数据缓冲寄存器内的数据是否由于外界干扰等原因发生变化，进一步提高了芯片工作的准确性和可靠性。

进一步地，所述配置信息可以包括用户配置信息和系统配置信息，所述存储器1包括可擦写信息区和不可擦写信息区，所述用户配置信息存储于所述可擦写信息区，所述系统配置信息存储于所述不可擦写信息区。由此，可以方便用户根据具体需求向芯片写入相关配置信息，有利于扩展芯片的功能。

本发明实施例还公开了一种芯片复位方法，所述芯片复位方法可以包括如下步骤：读取所述芯片的存储器，以获取所述存储器内存储的配置信息和校验信息，并利用所述校验信息校验所述配置信息；当校验失败时反复读取所述存储器并进行校验，直至所述配置信息全部校验成功，并且在校验失败时，生成芯片复位信号，所述芯片复位信号用于复位所述芯片的内部模块。

进一步地，所述芯片复位方法还可以包括：当所述配置信息全部校验成功时，将所述配置信息和校验信息加载至所述芯片的数据缓冲寄存器。

进一步地，所述芯片复位方法还可以包括：监控所述数据缓冲寄存器中的配置信息和校验信息，并根据监控结果确定是否重新读取所述存储器；若所述监控结果表明所述数据缓冲寄存器中的配置信息校验失败，则再次复位所述芯片的内部模块，并重新读取所述存储器中的所述配置信息和校验信息。

进一步地，所述配置信息可以包括用户配置信息和系统配置信息，所述存储器包括可擦写信息区和不可擦写信息区，所述用户配置信息存储于所述可擦写信息区，所述系统配置信息存储于所述不可擦写信息区。

进一步地，所述校验信息与配置信息可以满足反码校验逻辑。

进一步地，所述存储器可以为非易失性存储器。

所述芯片复位方法的详细过程说明可以参见上述图1-4所示实施例中的芯片复位电路的实施过程，在此不再赘述。

需要说明的是，本发明实施例中的“高电平”和“低电平”的电压值并不做具体限定，只要高电平的电压值高于低电平的电压值即可。例如，高电平的电压值能够被识别为逻辑1，而低电平的电压值能够被识别为逻辑0。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种芯片复位电路，其特征在于，包括：

读取及校验电路，适于读取所述芯片的存储器，以获取所述存储器内存储的配置信息和校验信息，并利用所述校验信息校验所述配置信息，当校验失败时反复读取所述存储器并进行校验，直至所述配置信息全部校验成功；

在所述配置信息全部校验成功后，所述芯片进入正常工作模式；

复位控制电路，适于在所述读取及校验电路校验失败时，生成芯片复位信号，所述芯片复位信号用于复位所述芯片的内部模块；

数据缓冲寄存器加载电路，适于在所述配置信息全部校验成功时，将所述配置信息和校验信息加载至所述芯片的数据缓冲寄存器；

监控电路，适于监控所述数据缓冲寄存器中的配置信息和校验信息，并根据监控结果控制所述读取及校验电路是否重新读取所述存储器；若所述监控结果表明所述数据缓冲寄存器中的配置信息校验失败，则所述复位控制电路再次生成所述芯片复位信号，以复位所述芯片的内部模块，所述监控电路控制所述读取及校验电路重新读取所述存储器中的所述配置信息和校验信息。

2.根据权利要求1所述的芯片复位电路，其特征在于，所述配置信息包括用户配置信息和系统配置信息，所述存储器包括可擦写信息区和不可擦写信息区，所述用户配置信息存储于所述可擦写信息区，所述系统配置信息存储于所述不可擦写信息区。

3.根据权利要求1所述的芯片复位电路，其特征在于，所述校验信息与配置信息满足反码校验逻辑。

4.根据权利要求1所述的芯片复位电路，其特征在于，所述存储器为非易失性存储器。

5.一种MCU芯片，其特征在于，包括：存储器，以及权利要求1至4任一项所述的芯片复位电路。

6.一种芯片复位方法，其特征在于，包括如下步骤：

读取所述芯片的存储器，以获取所述存储器内存储的配置信息和校验信息，并利用所述校验信息校验所述配置信息；

当校验失败时反复读取所述存储器并进行校验，直至所述配置信息全部校验成功，并且在校验失败时，生成芯片复位信号，所述芯片复位信号用于复位所述芯片的内部模块；在所述配置信息全部校验成功后，所述芯片进入正常工作模式；

当所述配置信息全部校验成功时，将所述配置信息和校验信息加载至所述芯片的数据缓冲寄存器；

监控所述数据缓冲寄存器中的配置信息和校验信息，并根据监控结果确定是否重新读取所述存储器；若所述监控结果表明所述数据缓冲寄存器中的配置信息校验失败，则再次复位所述芯片的内部模块，并重新读取所述存储器中的所述配置信息和校验信息。

7.根据权利要求6所述的芯片复位方法，其特征在于，所述配置信息包括用户配置信息和系统配置信息，所述存储器包括可擦写信息区和不可擦写信息区，所述用户配置信息存储于所述可擦写信息区，所述系统配置信息存储于所述不可擦写信息区。

8.根据权利要求6所述的芯片复位方法，其特征在于，所述校验信息与配置信息满足反码校验逻辑。

9.根据权利要求6所述的芯片复位方法，其特征在于，所述存储器为非易失性存储器。

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