KR20220077826A - 전원 오동작시 메모리의 안정적인 동작을 보장하는 반도체 장치 및 그 방법 - Google Patents

전원 오동작시 메모리의 안정적인 동작을 보장하는 반도체 장치 및 그 방법 Download PDF

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Abstract

전원 오동작시 메모리의 안정적인 동작을 보장하는 반도체 장치 및 그 방법 이 개시된다. 반도체 장치는 메모리, 상기 메모리의 동작을 제어하는 메모리 컨트롤러, 전원 장치로부터 전원 오류 신호가 검출되면, 전원 오류를 알리는 알람 신호를 발생시키는 전원 감시 장치, 그리고 상기 전원 감시 장치로부터 알람 신호가 입력되면, 상기 메모리 컨트롤러에게 쓰기 보호(WP, Write Protection) 신호와 리셋 마스킹(Masking) 신호를 출력하는 리셋 제어 장치를 포함하고, 상기 쓰기 보호 신호는, 상기 메모리의 신규 쓰기 동작을 중단시키고, 상기 리셋 마스킹 신호는, 상기 메모리의 리셋 동작을 차단한다.

Description

전원 오동작시 메모리의 안정적인 동작을 보장하는 반도체 장치 및 그 방법{SEMICONDUCTOR DEVICE FOR ENSURING STABLE OPERATION OF MEMORY IN CASE OF POWER FAILURE}
본 발명은 전원 오동작시 메모리의 안정적인 동작을 보장하는 반도체 장치 및 그 방법에 관한 것이다.
최근 eMMC(embedded Multi-Media Card), UFS(Universal Flash Storage), SSD(Solid State Drive), 및 메모리 카드 등의 플래시 메모리를 포함하는 스토리지 장치가 널리 사용되고 있으며, 스토리지 장치는 많은 양의 데이터를 저장하거나 이동시키는데 유용하게 사용되고 있다.
플래시 메모리는 오류 정정 코드(Error Check Code, ECC)를 사용하여 데이터를 보호하는데 코드 단위가 아닌 페이지 단위의 많은 데이터가 손상되는 경우 이를 복구할 수 없는 문제점이 발생된다.
전원이 순간적으로 꺼졌다 켜지거나 정해진 기준 이상의 전압 강하가 발생하여 플래시 메모리가 비정상적인 동작이 발생되는 경우, 많은 데이터의 손상이 발생될 수 있기 때문에 이를 방지하기 위한 기술을 사용한다.
전원이 순간적으로 꺼지거나 정해진 기준 이상의 전압 강하가 일어나는 경우, 현재 수행중인 플래시 메모리의 데이터를 보호하기 위해서 전압 강하 시간을 일정시간 지연하여 쓰기 동작이 완료될 수 있도록 한다. 하지만, 전압 강하 시간을 일정시간 지연하는 경우, 플래시 메모리가 특정 전압 이하로 낮아지기 전까지는 동작 가능상태로 유지되지만 플래시 메모리 이외의 블록에서의 오동작을 유발시키는 문제가 있다. 즉, 플래시 메모리의 동작을 보호하다가 다른 시스템 유닛 들의 오동작이 발생할 수 있다.
또한, 전원 백업부를 포함시켜 플래시 메모리에 공급되는 전원 손실을 보상하도록 할 수 있다. 하지만, 전원 백업부가 플래시 메모리가 정상 동작을 완료하기까지의 시간을 보장할 수는 있지만 추가적인 백업 회로로 인하여 칩의 전체 사이즈가 증가하는 단점이 있다.
해결하고자 하는 과제는 플래시 메모리의 전원이 불안정하게 공급되거나 순간적으로 꺼졌다가 켜지는 동작이 발생될때, 플래시 메모리의 신규 쓰기 동작을 중단시키고 현재 진행중인 쓰기 동작이 완료될때까지 플래시 메모리에 대한 리셋 동작을 지연시킴으로써, 전원 오동작시 메모리의 안정적인 동작을 보장하는 반도체 장치 및 그 방법을 제공하는 것이다.
한 특징에 따르면, 반도체 장치는 메모리, 상기 메모리의 동작을 제어하는 메모리 컨트롤러, 전원 장치로부터 전원 오류 신호가 검출되면, 전원 오류를 알리는 알람 신호를 발생시키는 전원 감시 장치, 그리고 상기 전원 감시 장치로부터 알람 신호가 입력되면, 상기 메모리 컨트롤러에게 쓰기 보호(WP, Write Protection) 신호와 리셋 마스킹(Masking) 신호를 출력하는 리셋 제어 장치를 포함하고, 상기 쓰기 보호 신호는, 상기 메모리의 신규 쓰기 동작을 중단시키고, 상기 리셋 마스킹 신호는, 상기 메모리의 리셋 동작을 차단한다.
상기 전원 감시 장치는, 상기 전원 오류 신호의 검출 빈도수를 카운트하고, 상기 빈도수가 임계 빈도수 이상이면, 상기 알람 신호를 발생시킬 수 있다.
상기 전원 감시 장치는, 설정된 시간이 경과한 후에, 상기 전원 오류 신호의 검출을 모니터링하고, 상기 설정된 시간은, 상기 전원 감시 장치의 안정적인 동작을 보장하는 시간으로 설정될 수 있다.
상기 전원 감시 장치는, 사용자 입력 인터페이스를 포함하고, 상기 설정된 시간은, 상기 사용자 입력 인터페이스를 통해 사용자 입력에 의해 설정될 수 있다.
상기 리셋 제어 장치는, 상기 쓰기 보호 신호 및 상기 리셋 마스킹 신호를 출력한 시점으로부터 정해진 제1 시간이 경과한 후에 상기 메모리 컨트롤러에게 상기 메모리의 리셋 실행을 요청하는 리셋 신호를 출력할 수 있다.
상기 리셋 제어 장치는, 상기 쓰기 보호 신호 및 상기 리셋 마스킹 신호를 출력한 시점으로부터 정해진 제2 시간이 경과한 후에 상기 반도체 장치를 구성하는 시스템 유닛들의 리셋 동작을 요청하는 리셋 신호를 상기 시스템 유닛들에게 출력하고, 상기 제2 시간은, 상기 제1 시간 보다 이전일 수 있다.
다른 특징에 따르면, 반도체 장치에 실장된 리셋 제어 장치의 동작 방법으로서, 상기 반도체 장치에 실장된 전원 감시 장치로부터 리셋 요청 신호를 수신하는 단계, 그리고 상기 리셋 요청 신호를 수신한 시점에, 메모리 컨트롤러에게 쓰기 보호 신호와 리셋 마스킹 신호를 출력하는 단계를 포함하고, 상기 리셋 요청 신호는, 상기 전원 감시 장치가 전원 장치로부터 발생하는 전원 오류 신호를 검출한 경우 수신되고, 상기 쓰기 보호 신호는, 상기 메모리의 신규 쓰기 동작을 중단시키며, 상기 리셋 마스킹 신호는, 메모리의 리셋 동작을 차단한다.
상기 리셋 요청 신호는, 상기 전원 감시 장치에 의해, 상기 전원 감시 장치가 검출한 전원 오류 신호의 검출 빈도수가 임계 빈도수 이상인 경우 수신될 수 있다.
상기 출력하는 단계 이후, 상기 반도체 장치에 실장된 시스템 유닛들의 리셋 동작을 실행시키는 제1 리셋 신호를 상기 시스템 유닛들에게 출력하는 단계, 그리고 상기 제1 리셋 신호를 출력한 이후에, 상기 메모리 컨트롤러에게 상기 메모리의 리셋 동작을 실행시키는 제2 리셋 신호를 출력하는 단계를 더 포함할 수 있다.
실시예에 따르면, 전원 오류가 발생한 시점에 리셋 마스킹을 통해 플래시 메모리만 리셋을 지연할 수 있고, 이로 인해 추가적인 전원 백업 회로가 추가되지 않으므로, 칩의 전체 사이즈 증가를 방지할 수 있다. 따라서, 차량 전원 손실시 플래시 메모리 동작을 보장할 수 있다.
도 1은 실시예에 따른 전원 오동작시 메모리의 안정적인 동작을 보장하는 반도체 장치의 구성을 나타낸 블록도이다.
도 2는 도 1의 전원 감시 장치의 세부 구성을 나타낸 블록도이다.
도 3은 도 1의 리셋 제어 장치의 세부 구성을 나타낸 블록도이다.
도 4는 실시예에 따른 반도체 장치의 전원 오동작 방지를 위한 제어 신호들의 사이클을 도시한다.
도 5는 실시예에 따른 반도체 장치의 전원 오동작 방지 방법을 나타낸 흐름도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "…부", "…기", "…모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
본 발명에서 설명하는 장치들은 적어도 하나의 프로세서, 메모리 장치, 통신 장치 등을 포함하는 하드웨어로 구성되고, 지정된 장소에 하드웨어와 결합되어 실행되는 프로그램이 저장된다. 하드웨어는 본 발명의 방법을 실행할 수 있는 구성과 성능을 가진다. 프로그램은 도면들을 참고로 설명한 본 발명의 동작 방법을 구현한 명령어(instructions)를 포함하고, 프로세서와 메모리 장치 등의 하드웨어와 결합하여 본 발명을 실행한다.
본 명세서에서 "전송 또는 제공"은 직접적인 전송 또는 제공하는 것 뿐만 아니라 다른 장치를 통해 또는 우회 경로를 이용하여 간접적으로 전송 또는 제공도 포함할 수 있다.
본 명세서에서 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다.
본 명세서에서 도면에 관계없이 동일한 도면번호는 동일한 구성요소를 지칭하며, "및/또는" 은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서, 제1, 제2 등과 같이 서수를 포함하는 용어들은 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 명세서에서 도면을 참고하여 설명한 흐름도에서, 동작 순서는 변경될 수 있고, 여러 동작들이 병합되거나, 어느 동작이 분할될 수 있고, 특정 동작은 수행되지 않을 수 있다.
도 1은 실시예에 따른 전원 오동작시 메모리의 안정적인 동작을 보장하는 반도체 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 집적 회로 안에 프로세서, 메모리 장치, 입출력 버스 등의 시스템 유닛을 포함할 수 있으며, 실시예에 따르면, 차량 등에 탑재되는 MCU(Micro Controller Unit) 칩일 수 있다.
반도체 장치(100)는 메모리 장치(110), 전원 장치(120), 전원 감시 장치(130), 리셋(Reset) 제어 장치(140), 복수의 시스템 유닛(150, 160) 및 FMU(Fault Management Unit)(170)을 포함할 수 있다. 복수의 시스템 유닛(150, 160)은 반도체 장치(100)를 구성하는 장치들을 통칭하며, 예컨대, CPU(Central Processing Unit), 그래픽 모듈, 디스플레이 모듈 등을 포함할 수 있다.
메모리 장치(110)는 플래시 메모리(111), 메모리 컨트롤러(112), 플래시 BIST(Built-in Test)(114), 먹스(MUX)(115)를 포함할 수 있다.
이때, 플래시 BIST(114)는 플래시 메모리(111)의 동작 검증 테스트를 수행한다. 먹스(115)는 플래시 BIST(114), 메모리 컨트롤러(112) 및 플래시 메모리(111)와 연결된다. 이때, 먹스(115)는 플래시 BIST(114), 메모리 컨트롤러(112)와 선택적으로 연결된다. 먹스(115)는 기본적으로, 메모리 컨트롤러(112)와 연결되고, 플래시 메모리(111)의 테스트가 필요할 경우, 플래시 BIST(114)로 연결이 스위칭된다.
플래시 메모리(111)는 전원이 차단되어도 저장하고 있는 데이터를 유지할 수 있다.
메모리 컨트롤러(112)는 플래시 메모리(111)의 동작을 전반적으로 제어한다. 메모리 컨트롤러(112)는 호스트로부터 제공되는 명령어를 해석하고, 해석 결과에 따라 플래시 메모리(111)의 동작을 제어할 수 있다. 여기서, 호스트는 시스템 유닛(150, 160) 중 하나일 수 있다. 플래시 메모리(111), 메모리 컨트롤러(112), 플래시 BIST는 하나의 패키지로 반도체 장치(100) 내에 실장될 수 있다.
메모리 컨트롤러(112)는 ECC(Error Correction Code) 엔진을 내부에 포함할 수 있다. 메모리 컨트롤러(112)는 플래시 메모리(111)에게 제어 신호들을 전송한다. 제어 신호들은 어드레스 래치 인에이블(ALE, Address Latch Enable) 신호, 커맨드 래치 인에이블(CLE, Command Latch Enable) 신호, 읽기 인에이블(RE, Read Enable) 신호, 쓰기 인에이블(WE, Write Enable) 신호, 칩 인에이블(CE, Chip Enable) 신호, 데이터 스트로브(DQS, Data Strobe) 신호, 쓰기 보호(WP, Write Protect) 신호 등을 포함할 수 있다.
이때, 메모리 컨트롤러(112)는 플래시 메모리(111)로 쓰기 보호(WP) 신호를 전송하여, 플래시 메모리(111)에서 의도하지 않은 쓰기(Write)가 발생하는 것을 방지할 수 있다.
전원 장치(120)는 메모리 장치(110), 복수의 시스템 유닛(150, 160)에 전원을 공급한다.
전원 감시 장치(130)는 전원 장치(120)가 출력하는 전원 오류 신호를 모니터링하여 전원 오동작을 방지함으로써, 전원 오류 상황에 신속하게 대응할 수 있다. 이때, 모니터링하는 전원 오류 신호는 메모리 장치(110)에서 사용되는 전원의 저전압(under voltage) 신호, 과전압(Over voltage) 신호 등을 포함할 수 있다.
또한, 모니터링하는 전원 오류 신호는 반도체 장치(100) 전체의 입력 전원에 대한 저전압 신호, 과전압 신호, open 신호, short 신호를 포함할 수 있다. 이러한 전원 오류 신호는 전원이 불안정하게 공급(Under Voltage/Over Voltage)되거나 순간적으로 꺼졌다가 켜지는 동작으로 인해 발생할 수 있다.
전원 감시 장치(130)는 전원 장치(120)로부터의 전원 오류 신호의 발생 빈도수가 임계 빈도수 이상일 경우, 알람 신호를 생성한다. 알람 신호는 고장 알림(Fault Request) 신호와 리셋 요청(Reset Request) 신호를 포함한다.
고장 알림 신호는 FMU(170)로 출력된다. 고장 알림 신호를 수신한 FMU(170)는 응답(Ack) 신호를 전원 감시 장치(130)로 출력한다. FMU(170)는 전원 감시 장치(130)가 출력하는 전원 오류 신호를 입력받아 전원 오류와 관련된 정보를 저장하고 관리한다.
리셋 요청 신호는 리셋 제어 장치(140)로 출력된다. 리셋 요청 신호를 수신한 리셋 제어 장치(140)는 응답(Ack) 신호를 전원 감시 장치(130)로 출력한다.
리셋 제어 장치(140)는 전원 감시 장치(130)로부터 리셋 요청 신호를 수신하였을때, 메모리 컨트롤러(112)를 제외한 복수의 시스템 유닛(150, 160)으로 리셋 신호를 출력한다.
리셋 제어 장치(140)는 리셋 요청 신호를 수신하였을때, 메모리 컨트롤러(112)에게 쓰기 보호(WP) 신호와 리셋(Reset) 마스킹(Masking) 신호를 출력한다.
여기서, 쓰기 보호(WP) 신호는 전원 오류 시점에 플래시 메모리(111)의 새로운 쓰기 동작을 중지시켜 플래시 메모리(111)의 오동작을 방지할 수 있다. 따라서, 쓰기 보호(WP) 신호는 추가적인 전원 백업부 없이 외부 캐패시터만으로도 플래시 메모리(111)의 시간을 확보하게 할 수 있다.
또한, 쓰기 보호(WP) 신호와 동시에 실행되는 리셋 마스킹 신호는 전원 오류 시점에 플래시 메모리(111)에서 이미 진행중이던 데이터 블록에의 기록 및 삭제가 완료될때까지 플래시 메모리(111)의 리셋을 중지시켜 플래시 메모리(111)의 데이터를 보호할 수 있다. 즉, 리셋 마스킹 신호는 진행중인 쓰기 동작을 완료할때까지의 시간 확보를 목적으로 한다.
리셋 제어 장치(140)는 리셋 요청 신호가 수신된 즉시 메모리 컨트롤러(112)에게 쓰기 보호(WP) 신호와 리셋(Reset) 마스킹(Masking) 신호를 출력함으로써, 플래시 메모리(111)의 추가적인 동작 오류를 방지한다. 리셋 마스킹은 메모리 컨트롤러(112)에만 출력되어 플래시 메모리(111)가 실행 중인 쓰기 동작을 완료할 때까지의 리셋을 막음으로써,시간을 확보할 수 있다.
리셋 제어 장치(140)가 리셋 마스킹 신호 없이 쓰기 보호(WP) 신호만 출력할 경우, 반도체 장치(100) 전체가 다 동작되는 상황이기 때문에 쓰기 동작을 완료할 때까지 시스템 전체의 전류 소모를 위한 전원 백업부 용량이 크게 증가한다. 하지만, 플래시 메모리(111)를 제외한 시스템 유닛들(150, 160)만 리셋하면 전류 소모가 감소된다. 따라서, 별도의 전원 백업부 회로가 없이도 외부 전원 캐패시터만을 사용하여 플래시 메모리(111)가 쓰기동작을 완료할 때까지의 시간을 확보할 수 있다.
도 2는 도 1의 전원 감시 장치의 세부 구성을 나타낸 블록도이다.
도 2를 참조하면, 전원 감시 장치(130)는 64 탭 쉬프트 레지스터(tab shift register)(131), 비교부(132), 알람 발생부(133) 및 시간 설정부(134)를 포함한다.
64 tab shift register(131)는 전원 장치(120)에서 검출된 전원 오류 횟수를 검출하기 위한 장치로서, 전원 장치(120)에서 발생된 전원 오류 신호의 유효성을 확인하여 정확한 전원 감시 장치의 역할을 수행한다.
64 tab shift register(131)는 매 사이클, 즉, 64 사이클 동안 전원 장치(120)에서 검출된 전원 오류 신호의 값을 저장한다. 이때, 전원 장치(120)는 서로 다른 종류인 복수개의 전원 오류 신호를 출력할 수 있다. 예컨대, 15개의 서로 다른 종류의 전원 오류 신호를 출력할 수 있다. 이 경우, 64 tab shift register(131)는 각 신호의 종류에 맞게 15개가 구비될 수 있고, 그에 대응하는 비교부(132) 역시 15개가 구비될 수 있다.
비교부(132)는 64 tab shift register(131)가 전원 오류 신호의 값을 저장하면, 64 사이클 동안 저장된 신호값의 개수, 즉, 전원 오류 신호의 검출 빈도수를 카운트한다.
비교부(132)는 64 사이클 동안 64 tab shift register(131)에 저장된 전원 오류 신호의 검출 빈도수가 사전 설정된 임계 빈도수보다 크면, 전원 오류의 유효성이 확인되었다고 판단하여, 알람 발생부(133)를 통해 전원 오류를 알리는 알람 신호를 발생시킨다. 즉, 비교부(132)는 전원 오류 신호의 검출 빈도수가 임계 빈도수 이상이면, 알람 발생부(133)에게 전원 오동작을 알리는 알람 신호의 출력을 요청한다. 비교부(132)는 64 사이클 단위로 전원 오류 신호의 검출 빈도수를 비교한다. 알람 신호는 리셋 제어 장치(140)로 출력된다.
이때, 알람 신호를 수신한 리셋 제어 장치(140)에 의해 반도체 장치(100)의 리셋이 이루어지므로, 잘못된 전원 오동작 신호에 의한 리셋 발생을 방지하기 위해 전원 오류 신호의 발생 빈도에 대한 임계 빈도수가 설정된다. 즉, 지정된 임계 빈도수 이상의 전원 오류 신호가 발생한 경우에 오동작 알람 신호가 발생됨으로써, 잘못된 전원 오동작 신호로부터 반도체 장치(100)의 리셋이 발생되는 것을 방지할 수 있다.
시간 설정부(134)는 전원 감시 장치(130) 자체의 오동작을 방지하기 위해 사전에 설정 시간을 지정해두고, 지정된 설정 시간이 도과한 후 64 tab shift register(131)가 전원 오류 신호를 모니터링하도록 한다. 이때, 설정 시간은 동작 클록이 안정화 된 후 검출 동작을 시작하도록 설정된다.
즉, 전원 감시 장치(130)의 동작이 안정화된 이후부터 전원 오류 신호를 모니터링하도록 설계됨으로써, 전원 감시 장치(130) 자체의 오동작이 발생하지 않도록 할 수 있다.
실시예에 따르면, 시간 설정부(134)는 사용자 입력 인터페이스를 포함할 수 있다. 시간 설정부(134)는 사용자 입력 인터페이스를 통해 사용자 입력에 의해 지정된 시간을 설정할 수 있다.
도 3은 도 1의 리셋 제어 장치의 세부 구성을 나타낸 블록도이고, 도 4는 실시예에 따른 반도체 장치의 전원 오동작 방지를 위한 제어 신호들의 사이클을 도시한다.
도 3을 참조하면, 리셋 제어 장치(140)는 리셋 발생부(141) 및 선택부(142)를 포함한다.
리셋 발생부(141)는 전원 감시 장치(130)로부터 리셋 요청 신호를 수신하면, 리셋 응답 신호를 전원 감시 장치(130)에게 출력한다.
리셋 발생부(141)는 리셋 요청 신호가 수신되면, 리셋 신호를 시스템 유닛들(150, 160)에게 출력한다. 이때, 메모리 컨트롤러(112)로 출력하는 리셋 신호는 선택부(142)로 입력된다.
리셋 발생부(141)는 리셋 요청 신호가 수신되면, 리셋 마스킹 신호를 선택부(142)로 출력하고 쓰기 보호 신호를 메모리 컨트롤러(112)로 출력한다.
선택부(142)는 리셋 발생부(141)의 제어에 따라 리셋 신호 또는 리셋 마스킹 신호를 선택적으로 메모리 컨트롤러(112)로 출력한다.
도 4를 참조하면, 리셋 발생부(141)는 리셋 요청 신호가 수신된 이후, 다음 주기에 쓰기 보호 신호 및 리셋 마스킹 신호를 메모리 컨트롤러(112)로 출력한다. 쓰기 보호 신호를 입력받은 메모리 컨트롤러(112)는 플래시 메모리(111)에 쓰기 보호 동작을 실행한다. 따라서, 전원 오류 이후 플래시 메모리의 동작을 즉각적으로 중지시켜 추가적인 동작 오류를 방지한다. 이는 종래에 전원 오류시 백업 전원을 공급하거나 플래시 메모리의 동작 상태를 확인하는 절차로 인하여 플래시 메모리의 쓰기 보호 수행을 지연시켰던 문제점을 해결할 수 있다.
또한, 리셋 발생부(141)는 9 사이클 후에 리셋 마스킹된 플래쉬 메모리(111)를 제외한 시스템 유닛들(150, 160)에게 리셋 신호를 출력하여, 시스템 유닛들(150, 160)의 리셋을 실행한다. 이러한 리셋은 전원 오동작으로 인한 시스템 유닛들(150, 160)의 오동작을 방지하기 위해 실행된다. 리셋은 반도체 장치(100) 의 전류 소모를 감소시켜서 플래시 메모리(111)의 쓰기 동작이 완료될 때까지의 시간을 확보할 수 있는 중요한 역할을 한다. 종래와 같이, 시간 확보를 위한 전원 백업부를 추가할 경우, 커패시터의 용량이 커질 수 밖에 없는데 리셋을 통해 반도체 장치(100) 전체의 전류를 감소시켜서 외부의 전원 캐패시터만으로도 플래시 메모리(111)가 쓰기 동작을 완료할 때까지의 시간을 확보할 수 있다.
또한, 리셋 발생부(141)는 768 cycle 이후 메모리 컨트롤러(112)에게 리셋 신호를 출력한다. 이러한 리셋 신호를 수신한 메모리 컨트롤러(112)는 플래시 메모리(111)의 리셋을 실행한다. 따라서, 플래시 메모리(111)는 전원 오류 이전부터 동작 중이던 쓰기 동작이 모두 완료된 후에야 리셋되므로, 전원 오류 이후 최소 768 사이클의 시간만큼 확보할 수 있다.
도 5는 실시예에 따른 반도체 장치의 전원 오동작 방지 방법을 나타낸 흐름도이다.
도 5를 참조하면, 전원 감시 장치(130)는 전원 장치(120)가 출력하는 전원 오류 신호를 모니터링한다(S101).
전원 감시 장치(130)는 전원 오류 신호의 발생이 감지되면(S102), 전원 오류 신호의 검출 빈도수를 카운트한다(S103).
전원 감시 장치(130)는 카운트한 전원 오류 검출 빈도수가 임계 빈도수 이상인지 판단(S104)하고, 임계 빈도수 이상이면, 리셋 요청 신호를 리셋 제어 장치(140)로 출력한다(S105). 그리고 리셋 제어 장치(140)로부터 리셋 응답 신호를 수신한다(S107).
리셋 제어 장치(140)는 리셋 요청 신호가 수신되면, 쓰기 보호 신호 및 리셋 마스킹 신호를 동시에 메모리 컨트롤러(112)에게 출력한다(S108).
리셋 제어 장치(140)는 정해진 주기 이후에 리셋 신호를 시스템 유닛들(150, 160)에게 출력한다(S109). 리셋 신호를 수신한 시스템 유닛들(150, 160)은 리셋 동작을 실행한다.
리셋 제어 장치(140)는 정해진 주기 이후에 메모리 컨트롤러(112)에게 리셋 신호를 출력한다(S111). 리셋 신호를 수신한 메모리 컨트롤러(112)는 플래시 메모리(111)의 리셋 동작을 실행한다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (9)

  1. 메모리,
    상기 메모리의 동작을 제어하는 메모리 컨트롤러,
    전원 장치로부터 전원 오류 신호가 검출되면, 전원 오류를 알리는 알람 신호를 발생시키는 전원 감시 장치, 그리고
    상기 전원 감시 장치로부터 알람 신호가 입력되면, 상기 메모리 컨트롤러에게 쓰기 보호(WP, Write Protection) 신호와 리셋 마스킹(Masking) 신호를 출력하는 리셋 제어 장치를 포함하고,
    상기 쓰기 보호 신호는, 상기 메모리의 신규 쓰기 동작을 중단시키고,
    상기 리셋 마스킹 신호는, 상기 메모리의 리셋 동작을 차단하는, 반도체 장치.
  2. 제1항에서,
    상기 전원 감시 장치는,
    상기 전원 오류 신호의 검출 빈도수를 카운트하고, 상기 빈도수가 임계 빈도수 이상이면, 상기 알람 신호를 발생시키는, 반도체 장치.
  3. 제2항에서,
    상기 전원 감시 장치는,
    설정된 시간이 경과한 후에, 상기 전원 오류 신호의 검출을 모니터링하고,
    상기 설정된 시간은,
    상기 전원 감시 장치의 안정적인 동작을 보장하는 시간으로 설정되는, 반도체 장치.
  4. 제3항에서,
    상기 전원 감시 장치는, 사용자 입력 인터페이스를 포함하고,
    상기 설정된 시간은,
    상기 사용자 입력 인터페이스를 통해 사용자 입력에 의해 설정되는, 반도체 장치.
  5. 제1항에서,
    상기 리셋 제어 장치는,
    상기 쓰기 보호 신호 및 상기 리셋 마스킹 신호를 출력한 시점으로부터 정해진 제1 시간이 경과한 후에 상기 메모리 컨트롤러에게 상기 메모리의 리셋 실행을 요청하는 리셋 신호를 출력하는, 반도체 장치.
  6. 제5항에서,
    상기 리셋 제어 장치는,
    상기 쓰기 보호 신호 및 상기 리셋 마스킹 신호를 출력한 시점으로부터 정해진 제2 시간이 경과한 후에 상기 반도체 장치를 구성하는 시스템 유닛들의 리셋 동작을 요청하는 리셋 신호를 상기 시스템 유닛들에게 출력하고,
    상기 제2 시간은, 상기 제1 시간 보다 이전인, 반도체 장치.
  7. 반도체 장치에 실장된 리셋 제어 장치의 동작 방법으로서,
    상기 반도체 장치에 실장된 전원 감시 장치로부터 리셋 요청 신호를 수신하는 단계, 그리고
    상기 리셋 요청 신호를 수신한 시점에, 메모리 컨트롤러에게 쓰기 보호 신호와 리셋 마스킹 신호를 출력하는 단계를 포함하고,
    상기 리셋 요청 신호는, 상기 전원 감시 장치가 전원 장치로부터 발생하는 전원 오류 신호를 검출한 경우 수신되고,
    상기 쓰기 보호 신호는, 상기 메모리의 신규 쓰기 동작을 중단시키며,
    상기 리셋 마스킹 신호는, 메모리의 리셋 동작을 차단하는, 동작 방법.
  8. 제7항에서,
    상기 리셋 요청 신호는,
    상기 전원 감시 장치에 의해, 상기 전원 감시 장치가 검출한 전원 오류 신호의 검출 빈도수가 임계 빈도수 이상인 경우 수신되는, 동작 방법.
  9. 제7항에서,
    상기 출력하는 단계 이후,
    상기 반도체 장치에 실장된 시스템 유닛들의 리셋 동작을 실행시키는 제1 리셋 신호를 상기 시스템 유닛들에게 출력하는 단계, 그리고
    상기 제1 리셋 신호를 출력한 이후에, 상기 메모리 컨트롤러에게 상기 메모리의 리셋 동작을 실행시키는 제2 리셋 신호를 출력하는 단계
    를 더 포함하는, 동작 방법.
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