IT201800005511A1 - Circuito di reset, dispositivo e procedimento corrispondenti - Google Patents

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IT201800005511A1 IT102018000005511A IT201800005511A IT201800005511A1 IT 201800005511 A1 IT201800005511 A1 IT 201800005511A1 IT 102018000005511 A IT102018000005511 A IT 102018000005511A IT 201800005511 A IT201800005511 A IT 201800005511A IT 201800005511 A1 IT201800005511 A1 IT 201800005511A1
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Description

DESCRIZIONE dell’invenzione industriale dal titolo:
“Circuito di reset, dispositivo e procedimento corrispondenti”
TESTO DELLA DESCRIZIONE
Campo tecnico
La descrizione è relativa ai circuiti di reset.
Una o più forme di attuazione possono essere applicate, per esempio, ai controllori elettronici, come i microcontrollori.
Sfondo tecnologico
Un problema riconosciuto comunemente nei dispositivi come i microcontrollori può consistere nel rendere eventi di reset interni (sempre) visibili all’esterno su un pin di reset del dispositivo, prendendo anche in considerazione il fatto che il numero dei pin di GPIO (General Purpose Input Output) può differenziare un dispositivo (per esempio, una unità microcontrollore o MCU (“MicroController Unit”)) da un altro e che una funzionalità di reset (un pin dedicato) è una caratteristica molto desiderabile.
Un possibile approccio nell’affrontare tale problema può coinvolgere una funzione di temporizzazione implementata per consentire una propagazione del reset verso, per esempio, una scheda sulla quale è montato il dispositivo.
Un inconveniente di tale approccio può essere riconosciuto in una capacità di carico massima ammissibile per il pin di reset, che è specificata nel manuale del dispositivo.
Scopo e sintesi
Uno scopo di una o più forme di attuazione è di contribuire a fornire soluzioni perfezionate che superino i punti deboli di tali soluzioni tradizionali.
Secondo una o più forme di attuazione, tale scopo può essere raggiunto per mezzo di un circuito avente le caratteristiche esposte nelle rivendicazioni che seguono. Una o più forme di attuazione possono essere relative a un dispositivo corrispondente (per es., una MCU). Una o più forme di attuazione possono essere relative a un procedimento corrispondente.
Le rivendicazioni sono parte integrante dell’insegnamento tecnico qui fornito con riferimento alle forme di attuazione.
Una o più forme di attuazione possono fornire uno o più dei vantaggi seguenti:
- capacità di pilotaggio della linea di reset resa indipendente da un carico capacitivo esterno,
- teoricamente nessun vincolo posto sul sistema del cliente per quanto riguarda il valore della capacità (massima) della linea di reset,
- un’ottimizzazione del conteggio dei pin del package. Una o più forme di attuazione possono comportare una logica digitale di mantenimento del reset che facilita una configurazione flessibile delle funzionalità dei pin e/o specifici approcci per controllare i pad in funzione delle opzioni dell’utente.
Una o più forme di attuazione possono facilitare il fatto di avere atti di reset (sempre) visibili su una linea di reset esterna indipendentemente dal carico capacitivo sul pin (come relativo, per esempio, alle caratteristiche della scheda).
Breve descrizione delle figure
Una o più forme di attuazione saranno ora descritte, a puro titolo di esempio, con riferimento alle figure annesse, nelle quali:
- la Figura 1 è un esempio di uno schema a blocchi di possibili contesti di uso di forme di attuazione,
- la Figura 2 è un esempio di uno schema circuitale funzionale di forme di attuazione,
- la Figura 3 comprende vari esempi di diagrammi del comportamento nel tempo di segnali che possono presentarsi in forme di attuazione,
- la Figura 4 è un esempio di una rappresentazione più generale di forme di attuazione come applicate a una unità (micro)controllore, e
- la Figura 5 è un esempio di una possibile implementazione circuitale di forme di attuazione.
Descrizione dettagliata di esempi di forme di attuazione
Nella descrizione che segue, sono illustrati uno o più dettagli specifici, allo scopo di fornire una comprensione approfondita di esempi di forme di attuazione di questa descrizione. Le forme di attuazione possono essere ottenute senza uno o più dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono illustrate o descritte in dettaglio in modo tale che certi aspetti delle forme di attuazione non saranno resi poco chiari.
Un riferimento a “una forma di attuazione” nel quadro della presente descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione è compresa in almeno una forma di attuazione. Per cui, le frasi come “in una forma di attuazione” che possono essere presenti in uno o più punti della presente descrizione non fanno necessariamente riferimento proprio alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o più forme di attuazione.
I riferimenti usati qui sono forniti semplicemente per convenienza e quindi non definiscono l’ambito di protezione o l’ambito delle forme di attuazione.
In tutta questa descrizione, si farà riferimento per facilità di illustrazione a certe caratteristiche che possono essere adottate in dispositivi, come i microcontrollori della famiglia di microcontrollori STM32 disponibili da aziende del gruppo ST, così come a designazioni adottate correntemente nella documentazione (per esempio, nei manuali) relativa alla famiglia di microcontrollori STM32.
Questa è una famiglia di microcontrollori con Flash a 32 bit basati sul processore Arm® Cortex®-M progettato per offrire nuovi gradi di libertà agli utenti delle MCU offrendo prodotti che combinano alte prestazioni, capacità real-time, elaborazione di segnale digitale e funzionamento a bassa potenza e a bassa tensione, e connettività, mantenendo nel contempo una piena integrazione e facilità di sviluppo.
Si comprenderà per il resto che riferirsi a un microcontrollore, come STM32, come esempio di un dispositivo al quale possono applicarsi forme di attuazione ha il solo scopo di facilitare una descrizione completa, chiara, concisa ed esatta di modi per realizzare le forme di attuazione e non è da interpretare, neppure indirettamente, in un senso limitativo delle forme di attuazione.
Le forme di attuazione non sono vincolate a specifiche caratteristiche dei controllori, come i microcontrollori, per esempio della famiglia STM32. Più specificamente, le forme di attuazione possono essere applicate a contesti in cui un segnale di reset è generato (internamente) ed è propagato verso l’esterno di un chip, per es. su una scheda del sistema, per esempio tramite dei pad. Una o più forme di attuazione sono così applicabili a vari contesti e non sono limitate all’uso nei microcontrollori.
Le forme di attuazione si applicano così a tutti i dispositivi abbracciati dal linguaggio delle rivendicazioni.
La Figura 1 è un esempio di uno schema a blocchi di possibili contesti di uso di forme di attuazione in un’architettura usata per condividere funzionalità di reset tra un dispositivo MCU (per esempio, un microcontrollore) e un sistema S (per esempio, una scheda). A tale riguardo, è evidenziato ancora una volta che un microcontrollore è preso puramente come possibile esempio di un dispositivo al quale possono applicarsi le forme di attuazione, cosicché le forme di attuazione non sono da interpretare, neppure indirettamente, come limitate ai controllori, quali i microcontrollori.
In un tale dispositivo (un microcontrollore, preso come esempio), una funzionalità di reset dovrebbe essere controllabile in modo desiderabile sia “esternamente” (vale a dire, dalla scheda S al microcontrollore MCU) sia “internamente” (vale a dire, dal microcontrollore MCU alla scheda S).
Vari fattori (le ragioni di costo essendo un esempio) possono suggerire di fare ricorso a dei package con un conteggio di pin ridotto, in modo tale che un pin NRST del package che supporta una funzionalità di reset possa essere condiviso con altre funzionalità.
Come rappresentato nella Figura 1, una funzionalità di GPIO (General Purpose Input Output) può essere un esempio di una tale funzionalità condivisa con una funzionalità di reset.
Un tale dispositivo può essere gestito all’interno del dispositivo MCU con un’implementazione del dispositivo in cui uno stesso pin è “bonded” su due pad:
- uno dedicato a una funzionalità di reset (blocco di NRST nella Figura 1), e
- uno dedicato a un’altra funzionalità (si veda, per esempio, il blocco di GPIO nella Figura 1).
Questo facilita l’accoppiamento a uno stesso pin di uscita (indicato con NRST/GPIO sul lato di sinistra della Figura 1) di altri circuiti, come un’altra logica OL in aggiunta a una logica di NRST 10.
In un dispositivo come rappresentato come esempio nella Figura 1, la condivisione di un ingresso/uscita (“input/output”) di reset può fornire caratteristiche desiderabili, come:
- un reset generato internamente (internal_rst) può essere propagato verso il pin di NRST/GPIO e così può essere visibile all’esterno (per esempio, sulla scheda S); - il dispositivo (per esempio, il microcontrollore MCU) può essere resettato sia come risultato di una richiesta di reset generata internamente dal dispositivo, sia come risultato di una richiesta di reset generata all’esterno (vale a dire, sulla scheda) ricevuta sul pin di NRST/GPIO;
- un consumo di potenza ridotto sul pad di reset, a causa del fatto che il pilotaggio di pull-up è disabilitato come risultato di un reset forzato dal dispositivo MCU, cosicché non si verifica alcun flusso di corrente DC inutile attraverso il pad.
La Figura 2 fornisce una rappresentazione più dettagliata di una struttura di un pad di reset 10 che facilita la comprensione sia del funzionamento di soluzioni di pad di reset tradizionali sia del funzionamento di forme di attuazione. A tale riguardo, si richiama ancora una volta che il riferimento qui fatto per semplicità a certe caratteristiche e designazioni adottate nei microcontrollori, come i microcontrollori della famiglia STM32, non è da interpretare, neppure indirettamente, in un senso limitativo delle forme di attuazione.
In un dispositivo come rappresentato come esempio nella Figura 2, una richiesta di reset interno internal_rst che comprende un impulso di reset (di larghezza variabile) come generata (in modo noto agli esperti nella tecnica) da una sorgente all’interno del dispositivo MCU può essere inoltrata verso un pin di ingresso AV33M del pad di reset 10.
Il segnale ricevuto sul pin di ingresso AV33M può essere filtrato (condizionato) per mezzo di una logica 100, al fine di rimuovere potenziali glitch di segnale, critici per l’implementazione del reset, e può essere “allungato” (stirato) di un ammontare di tempo fissato in un suo secondo fronte (di salita o di discesa secondo la polarità dell’impulso di segnale) da un blocco di temporizzazione.
L’impulso allungato risultante può essere usato (eventualmente dopo un’inversione in 102) per pilotare uno stadio di uscita 104 (per esempio, un transistore NMOS) del pad di I/O di reset 10. Questo può comportare di generare un impulso atto a pilotare un pin IOFT del pad 10.
Come qui rappresentato a titolo di esempio, il pin IOFT (in effetti un pin di ingresso/uscita come discusso in seguito) può avere accoppiato con esso un carico capacitivo C, come rappresentato con linee tratteggiate sul lato di destra della Figura 2.
Si può considerare che gli elementi nella Figura 2 discussi finora implementino un dispositivo ad anello aperto, che non fornisce alcun controllo del pilotaggio efficace della linea di reset sulla scheda (S nella Figura 1) in conformità a un impulso di reset generato, per esempio, all’interno del dispositivo MCU.
A tal fine, un segnale di reset ricevuto dal pad di reset sul pin di ingresso AV33M, filtrato e allungato nel tempo in 100 può essere inviato a ritroso verso il dispositivo MCU inoltrandolo (per esempio, attraverso una porta logica AND 106) verso un pin di uscita ZIV33M del pad di reset 10 (feedback_rst).
Inoltre, una richiesta di reset esterno può essere ricevuta dal pad di reset 10 sul pin (di ingresso/uscita) IOFT e può essere fornita a un blocco trigger di Schmitt 108 e a un filtro 110 per il filtraggio e la bufferizzazione per essere inviata a ritroso al dispositivo MCU.
Ciò può avvenire tramite la porta logica AND 106 (che può anche rilevare la richiesta di reset sul percorso interno 100, 102, 104) e il pin di uscita ZIV33M (di nuovo feedback_rst nella Figura 2) del pad di reset 10.
In un dispositivo come rappresentato come esempio nella Figura 2, come risultato del fatto che la logica di filtraggio e di temporizzazione 100 asserisce il reset per pilotare lo stadio di uscita 104 del pad di I/O di reset 10, un segnale corrispondente può essere inviato a un blocco di controllo logico di Pull-Up (PUC, “Pull-Up logic Control”) 112, che disabilita la connessione (per esempio, uno switch elettronico VDDIOM) all’alimentazione VDD ed evita un consumo di potenza inutile.
Si osserva che un funzionamento come discusso finora può soffrire di una limitazione intrinseca relativa principalmente a una propagazione del reset generato internamente (internal_rst) verso il pin di NRST/GPIO per facilitare il fatto di renderlo visibile all’esterno.
In effetti, l’impulso di reset generato dalla logica di temporizzazione 100 può non essere abbastanza lungo (in termini di durata temporale) da facilitare di rendere il reset prodotto internamente dal dispositivo MCU visibile all’esterno, per esempio sulla scheda S.
A causa del tempo fisso usato per allungare l’impulso di reset (questo può essere, per esempio, 20 microsecondi in un dispositivo come rappresentato come esempio nella Figura 2), la linea di reset sul lato della scheda può non essere portata effettivamente al valore di reset desiderato a causa della presenza del carico capacitivo C visto sul pin IOFT del pad di I/O di reset 10.
Si nota che, anche se la logica di temporizzazione nel blocco 100 può mantenere lo stadio di pilotaggio 104 (per es., NMOS) ancora attivo per, per es. 20 microsecondi dopo il fronte di discesa del segnale di internal_rst (come fornito in ingresso a valle al filtraggio di glitch), ciò può non essere sufficiente affinché il segnale su IOFT raggiunga un valore desiderato (per es., basso) a causa della (grande) capacità C da scaricare, che è accoppiata al pin IOFT.
Come risultato, a livello dell’applicazione, il sistema implementato sulla scheda S e che comprende il microcontrollore MCU può non ricevere dal dispositivo MCU informazioni corrette circa le condizioni di reset generate nel dispositivo MCU.
Questo può condurre, per esempio, al fatto che certe azioni attese del sistema vengano omesse e/o ad azioni errate eseguite a causa di un valore sulla linea di reset che è instabile o errato.
Si può tentare di mitigare questo rischio indicando nel manuale del dispositivo una capacità di carico C massima ammissibile sul pin IOFT, che facilita una propagazione appropriata delle richieste di reset generate internamente. Questo può avere come risultato un vincolo/limitazione imposta sui sistemi su scheda che comprendono il dispositivo.
Una o più forme di attuazione come rappresentate a titolo di esempio nella Figura 2 (principalmente sul suo lato a sinistra) mirano a superare questa limitazione implementando un controllo ad anello chiuso sulla generazione del reset. Questo facilita di evitare una dipendenza sulla capacità di carico C e di rimuovere vincoli (come riportato sui manuali) che impattano sull’implementazione dei clienti.
Una o più forme di attuazione come rappresentato come esempio nella Figura 2 contemplano di fornire una logica di controllo digitale 200 (logica di NRST) dedicata che è previsto che agisca come un dispositivo di mantenimento (“holder”) del reset.
Come rappresentato come esempio nella Figura 2, la logica di NRST 200 può essere disposta “a monte” rispetto al pad di ingresso/uscita di reset 10 con la capacità di mantenere l’impulso di reset internal_rst proveniente dalle risorse di reset interno per un tempo abbastanza lungo da permettere alla linea di reset (per es., IOFT) di raggiungere un valore di soglia (per es., inferiore) desiderato e di rilasciare l’impulso di reset (soltanto) come risultato di una notifica che si è verificato un reset come desiderato sulla linea di reset.
Questo può verificarsi, per esempio, attraverso un segnale IOFT_filt fornito sopra un’uscita 120 dedicata del pad di reset 10.
Il lato di sinistra della Figura 2 rappresenta un (primo) esempio di implementazione possibile della logica di NRST 200.
Nell’esempio rappresentato, la logica di NRST 200 comprende un blocco di mantenimento del reset interno IRH che comprende una porta logica OR 202 che ha un primo ingresso configurato per ricevere il (l’impulso del) segnale di reset interno internal_rst e un’uscita che fornisce un impulso di reset hold_rst da applicare al pin AV33M.
Possibili comportamenti nel tempo dei segnali internal_rst e hold_rst sono rappresentati come esempio dalle due curve superiori nel diagramma della Figura 3.
Nell’esempio della Figura 2, il secondo ingresso della porta logica OR 202 è accoppiato all’uscita da un elemento bistabile (per es., un latch set-reset) 204 che ha:
- un ingresso di set accoppiato a un pin 122 per ricevere da esso un segnale int_rst proveniente dal percorso di propagazione di segnale dal pin AV33M allo stadio di pilotaggio 104, per es. tra la logica 100 e l’invertitore (“inverter”) 102, questo essendo eventualmente lo stesso segnale applicato anche a uno degli ingressi della porta logica (AND) 106;
- un ingresso di reset accoppiato a un pin 120 per ricevere da esso un segnale IOFT_filt che ha origine dal trigger di Schmitt 108 accoppiato con il pin di ingresso/uscita IOFT e indicativo del fatto che il segnale sul pin IOFT ha raggiunto un valore di soglia (inferiore) desiderato.
Possibili comportamenti nel tempo del segnale sul pin di ingresso/uscita IOFT e del segnale IOFT_filt sono rappresentati come esempio dalle due curve inferiori nel diagramma della Figura 3.
In un dispositivo come rappresentato come esempio nelle Figure 2 e 3, una richiesta di reset interno internal_rst (che, come discusso precedentemente, può essere generata da differenti sorgenti di reset, eventualmente con differenti larghezze di impulso) è manipolata dalla logica 200 che la combina con l’uscita di un elemento di memorizzazione (il latch set-reset 204) attraverso la porta logica OR 202.
In tal modo, il segnale di uscita dalla porta logica OR 202, cioè hold_rst, fornisce un “nuovo” ingresso AV33M al pad di ingresso/uscita di reset 10.
Come rappresentato nel diagramma della Figura 3, il fronte di salita di internal_rst (punto 1 nella figura) è propagato come hold_rst al pin AV33M del pad 10 con la capacità di raggiungere la logica 100, per essere quindi propagato:
- allo stadio di uscita 104, eventualmente dopo un’inversione in 102, al fine di iniziare a pilotare la linea di reset IOFT di uscita, e
- a ritroso al dispositivo MCU attraverso il pin di uscita 122 (int_rst).
Quest’ultimo segnale è usato nella logica 200 per pilotare l’ingresso di set del latch 204 e per forzare così hold_rst a restare asserito (punto 2 nella Figura 3) anche se l’impulso internal_rst non è più asserito, per es. essendo pilotato basso da una sorgente di reset del dispositivo.
Al tempo stesso, lo stadio di uscita 104 del pad ha iniziato a pilotare l’uscita IOFT al fine di forzare un valore (basso) desiderato, con la temporizzazione transitoria imposta dalla capacità di carico C accoppiata IOFT.
Il segnale hold_rst è mantenuto alto e lo stadio di uscita NMOS è pilotato finché la linea di reset raggiunge la soglia (inferiore) del buffer di ingresso come impostata nel buffer trigger di Schmitt 108.
Come risultato del fatto che la linea di reset (segnale IOFT) attraversa la soglia inferiore (come indicato dal punto 3 nella Figura 3), il buffer di ingresso 108 commuta la sua uscita da alta a bassa.
Questo segnale (eventualmente filtrato per rimuovere i glitch sull’ingresso) può essere inviato come IOFT_filt verso il dispositivo attraverso il pin di uscita 120 dedicato del pad di ingresso/uscita di reset 10.
Il segnale IOFT_filt può essere usato dalla logica di mantenimento del reset 200 come la notifica di una propagazione del reset appropriata al pin IOFT, vale a dire dal dispositivo MCU alla scheda S.
Come rappresentato qui come esempio, il segnale IOFT_filt può essere usato per pilotare l’ingresso di reset del latch 204, causando un de-asserimento del segnale hold_rst (come indicato dal punto 4 nella Figura 3) sul fronte di discesa di hold_rst.
Come risultato, la logica di temporizzazione 100 nel pad 10 può iniziare a calcolare un intervallo di tempo fissato (si veda TEMPO nella Figura 3, per es. 20 microsecondi – questo valore è puramente esemplificativo e non limitativo delle forme di attuazione), dopodiché lo stadio di uscita 104 è disattivato (“switched off”), in modo tale che possa essere ammesso un tempo aggiuntivo per completare il pilotaggio del reset di uscita (per esempio, dal livello di tensione di soglia inferiore del buffer di ingresso verso massa).
Da un punto di vista teorico, una o più forme di attuazione potrebbero così facilitare il fatto di fare a meno della logica di temporizzazione 100. Mantenere tale temporizzazione può tuttavia essere utile nella misura in cui questa facilita una durata di tempo minimo della linea di reset. Per esempio, in presenza di una piccola capacità C e di una attivazione veloce del reset in IOFT, la temporizzazione in 100 faciliterà il fatto di evitare il rischio di avere un impulso di reset troppo breve che può non resettare adeguatamente il sistema.
In una o più forme di attuazione come rappresentato qui come esempio, alla fine del tempo fissato applicato (calcolato) dal blocco di temporizzazione 100, lo stadio di uscita 104 del pad di reset 10 sarà disattivato, rimuovendo così il pilotaggio (per es., a “0”) sul nodo IOFT.
Inoltre, una logica come 112 nel pad di reset 10 può forzare una connessione di pull-up a un pilotaggio (per es., a “1”) sul nodo IOFT (punto 5 nella Figura 3) per riportare la linea di reset a uno stato non attivo (in forme di attuazione come rappresentato qui come esempio, la linea di reset è “attiva bassa”).
Inoltre, in una o più forme di attuazione come rappresentato qui come esempio, il fronte di salita sul nodo IOFT si propagherà attraverso il blocco trigger di Schmitt 108 e farà sì che il segnale IOFT_filt sia disabilitato (di nuovo, per es., a “1”), ripristinando così la condizione iniziale per il dispositivo di mantenimento del reset 200 (latch 204), pronti per un’altra generazione del reset.
Una o più forme di attuazione come rappresentate qui come esempio facilitano un superamento delle limitazioni sulla capacità di carico (C nella Figura 2), riducendo nel contempo - e teoricamente evitando - il rischio che una richiesta di reset possa non essere propagata verso la scheda esterna S.
In una o più forme di attuazione come rappresentate qui come esempio, un dispositivo di controllo ad anello chiuso facilita un “adattamento” della durata dell’impulso che pilota lo stadio NMOS 104 del pad di ingresso/uscita di reset secondo il carico capacitivo C visto sull’uscita del pad (nodo IOFT).
Le Figure 4 e 5 sono esempi di possibili implementazioni di microcontrollori, in cui un pad di ingresso/uscita di reset 10 “indipendente dal carico” secondo una o più forme di attuazione è rappresentato combinato con una funzionalità di GPIO, General Purpose Input/Output, che è distinta di per sé dalle forme di attuazione, sullo stesso pad all’interno di una MCU; questo è illustrato soltanto parzialmente per semplicità.
Nelle Figure 4 e 5, parti o elementi simili alle parti o agli elementi già discussi con riferimento alle figure precedenti sono indicati con simboli di riferimento simili, rendendo così superfluo ripetere una descrizione dettagliata.
Come indicato, la funzionalità di GPIO, General Purpose Input/Output, è distinta di per sé dalle forme di attuazione. Per tale motivo, sebbene visibili nelle figure, non si fa riferimento espressamente a queste porzioni del pad 10 dedicate a interfacciarsi con la logica di GPIO GPIO-L.
Adottando di nuovo - puramente a titolo di esempio e senza l’intenzione di limitare le forme di attuazione – la terminologia di microcontrollore (per es., STM32), la Figura 4 si riferisce a sezioni V12/V33 che comprendono una logica V12 con un blocco di campionamento di reset RS che si interfaccia con una logica di campionamento SL del bit di opzione V33 che coopera con una logica di controllo CL di I/O di reset.
Questa comprende a sua volta un circuito di logica di reset RLS (che può comprendere la logica di NRST 200 discussa precedentemente) e un circuito di logica di GPIO GPIO-L.
Per riferimento immediato, i pin del pad di ingresso/uscita di reset 10 previsti per cooperare con il circuito di logica di reset RLS sono indicati nella Figura 4 con le stesse designazioni della Figura 2 salvo che per il possibile inserimento della designazione intermedia RESET per AV33M e ZIV33M, vale a dire:
AV33M � ARESETV33M
ZIV33M �ZIRESETV33M
e per i pin 120 e 122 che sono indicati di recente, vale a dire:
pin 120 � ZIEXTRESETV33M
pin 122 � ZIINTRESETV33M.
Dalla Figura 4 si apprezzerà che una o più forme di attuazione non impongono limitazioni sulle caratteristiche di condivisione del pad e possono essere gestite con opzioni di configurazione dei dispositivi tradizionali.
La Figura 5 è un esempio di un’altra possibile implementazione del circuito di logica di mantenimento del reset 200 nella Figura 2.
Nella Figura 5, parti o elementi simili alle parti o agli elementi già discussi con riferimento alle figure precedenti sono indicati con simboli simili al fine di facilitare un riferimento immediato a essi.
L’implementazione della Figura 5 comprende un flipflop D come il componente bistabile 204 che ha il suo nodo Q accoppiato a un ingresso della porta logica OR 202, che riceve sull’altro ingresso (core_rst_cmd) il segnale di reset internal_rst.
In un’implementazione come rappresentato come esempio nella Figura 5, il flip-flop 204 riceve sul suo pin di dati D una combinazione (per es., attraverso una porta logica AND 206) di due segnali di configurazione, indicativi di possibili modalità di funzionamento della logica di reset 200.
Per esempio:
- irh_en_opt può essere un segnale di configurazione per abilitare/disabilitare, in un modo statico o dinamico, la logica di mantenimento del reset 200,
- rst_inout_mode può essere un altro segnale di configurazione che indica se il pad di reset è configurato per avere un reset sia dalla MCU-al-Sistema sia dal Sistema-alla-MCU (come discusso precedentemente), al fine di abilitare selettivamente la logica di mantenimento del reset 200.
Questi segnali possono essere generati in maniera nota agli esperti nella tecnica. Inoltre, gli esperti nella tecnica apprezzeranno che un dispositivo di controllo selettivo (“gating”) (per es., una porta logica AND sensibile a segnali come irh_en_opt e rst_inout_mode) può essere escogitato anche per abilitare selettivamente un dispositivo basato su latch, come rappresentato come esempio nella Figura 3.
Il pin indicato con pad_int_rstn nella Figura 5 corrisponde al pin 122 nella Figura 2 (vale a dire, ZIINTRESETV33M nella Figura 4) e così all’ingresso di set in 204 nella forma di attuazione basata su latch della Figura 2 che riceve il segnale int_rst.
Il suo fronte di discesa campiona (come l’ingresso di clock del flip-flop 204) il valore sull’ingresso D e consente di mantenere il comando di reset su pad_rst_cmd (hold_rst nella Figura 2), per es. se sia irh_en_opt sia rst_inout_mode sono “1”: questo è l’inizio della fase di mantenimento del reset come descritto nei diagrammi temporali della Figura 3.
In un’implementazione come rappresentato come esempio nella Figura 5, pad_rst_cmd (hold_rst) sarà rimosso non appena l’ingresso pad_ext_rstn, che corrisponde al pin 120 nella Figura 2 (vale a dire, ZIEXTRESETV33M nella Figura 4) e così all’ingresso di reset in 204 nella forma di attuazione basata su latch della Figura 2, riceve il segnale IOFT_filt che ha un fronte di discesa, a causa del reset propagato al nodo IOFT.
Questo è reso visibile al sistema (per es., scheda S) ed è propagato a ritroso al dispositivo attraverso il buffer trigger di Schmitt 108 perché il flip-flop 204 è azzerato in modo asincrono attraverso il suo ingresso di clear CL: questo corrisponde alla fine della fase di mantenimento del reset e all’inizio della temporizzazione effettuata internamente dal pad di reset come descritto nei diagrammi temporali della Figura 3.
In un’implementazione come rappresentato come esempio nella Figura 5, il segnale IOFT_filt sull’ingresso pad_ext_rstn è fornito all’ingresso di clear CL del flipflop 204 applicandolo a un ingresso di una porta logica AND 208 che riceve sull’altro ingresso un segnale pwr_on_rstn usato per fornire un valore definito al flip-flop D del dispositivo di mantenimento del reset all’avvio della MCU, quando resettata.
In confronto con la Figura 2, l’implementazione rappresentata come esempio nella Figura 5 facilita l’uso di tecnologie “standard cell” disponibili e la fornitura di una configurazione di abilitazione/disabilitazione tramite irh_en_opt (e rst_inout_mode). Inoltre, un’implementazione come rappresentata come esempio nella Figura 5, può dare origine a una soluzione più robusta, che può facilitare un controllo anche dal punto di vista dell’effettuazione dei test.
L’implementazione della Figura 5 è un esempio della configurabilità (abilitazione/disabilitazione) e può essere usata in differenti contesti senza introdurre limitazioni, per esempio agendo tramite opzioni di configurazione (statica o dinamica), con un pad di reset dedicato o un pad di reset condiviso con caratteristiche di GPIO e/o con un pad di reset che fornisce un reset soltanto in una direzione dalla MCU-al-Sistema oppure in entrambe le direzioni.
In una o più forme di attuazione, un circuito (per es., 10), può comprendere:
- un primo nodo (per es., AV33M nella Figura 2 o ARESETV33M nella Figura 4) configurato per ricevere un segnale di reset (per es., hold_rst),
- uno stadio di pilotaggio di reset (per es., 104) che pilota un nodo di reset (per es., IOFT), lo stadio di pilotaggio di reset accoppiato al primo nodo tramite un percorso di segnale di reset (per es., 100, 102) per propagare il segnale di reset allo stadio di pilotaggio di reset, in cui lo stadio di pilotaggio di reset è attivato (per es., “attivo basso”) come risultato dell’asserzione (per es., a “1”, si veda la Figura 3) di uno stato di attuazione di reset di detto segnale di reset,
- un nodo di rilevazione (per es., 120 nelle Figure 2 e 4; ZIEXTRESETV33M nella Figura 4; pad_ext_rstn nella Figura 5) accoppiato al nodo di reset tramite un percorso di rilevazione di segnale (per es., 108, 110), il nodo di rilevazione sensibile a un livello di segnale (per es., IOFT_filt) del nodo di reset che raggiunge una soglia di reset (per es., come impostato in 108),
- un blocco circuitale di mantenimento del segnale di reset (per es., 200) accoppiato al primo nodo e configurato per ricevere (per es., in 202) un segnale di comando di reset (per es., internal_rst) e per asserire detto stato di attuazione di reset del segnale di reset nel primo nodo come risultato del segnale di comando di reset ricevuto, in cui il blocco circuitale di mantenimento del segnale di reset (200) è accoppiato al nodo di rilevazione ed è configurato per de-asserire (per es., a “0”: si veda la Figura 3) lo stato di attuazione di reset del segnale di reset nel primo nodo come risultato del fatto che il livello di segnale nel nodo di reset raggiunge detta soglia di reset.
Una o più forme di attuazione possono comprendere un blocco circuitale di temporizzazione (per es., 100) in detto primo percorso di segnale, il blocco circuitale di temporizzazione configurato per mantenere l’attivazione dello stadio di pilotaggio di reset per un intervallo di tempo (si veda TEMPO nella Figura 3) in seguito alla deasserzione dello stato di attuazione di reset del segnale di reset nel primo nodo.
Una o più forme di attuazione possono comprendere un blocco circuitale di pull-up (per es., 112) accoppiato a detto blocco circuitale di temporizzazione e a detto nodo di reset, il blocco circuitale di pull-up configurato per forzare il nodo di reset a uno stato non attivo (per es., VDDIOM) come risultato dello scadere di detto intervallo di tempo.
Una o più forme di attuazione possono comprendere una circuiteria di soglia (per es., il trigger di Schmitt 108) in detto percorso di rilevazione di segnale che fornisce detta soglia di reset (108), in cui detto nodo di rilevazione accoppiato al nodo di reset tramite il percorso di rilevazione di segnale è a un primo, risp. un secondo, livello di segnale (per es., IOFT_filt, “1” e “0”) come risultato del fatto che il livello di segnale nel nodo di reset dello stadio di pilotaggio di reset non ha raggiunto, risp. ha raggiunto, detta soglia di reset.
Una o più forme di attuazione possono comprendere una circuiteria logica di tipo OR (per es., 202) che ha:
- una uscita accoppiata a detto primo nodo per fornire detto segnale di reset a detto primo nodo,
- un primo ingresso configurato per ricevere detto segnale di comando di reset,
- un secondo ingresso accoppiato a detto nodo di rilevazione, in cui, con detto nodo di rilevazione a detto primo livello, l’uscita della circuiteria logica di tipo OR mantiene il segnale di reset fornito a detto primo nodo in detto stato asserito (per es., “1”) indipendentemente dal valore di detto segnale di comando di reset.
Una o più forme di attuazione possono comprendere un ulteriore nodo di rilevazione (per es., 122 nelle Figure 2 e 4; ZIINTRESTV33M nella Figura 4; pad_int_rstn nella Figura 5) accoppiato a detto primo percorso di segnale e in cui il blocco circuitale di mantenimento del segnale di reset comprende un blocco circuitale bistabile (per es., 204, un latch come rappresentato nella Figura 2 o un flipflop come rappresentato nella Figura 5) con un’uscita accoppiata al secondo ingresso della circuiteria logica di tipo OR, così come ingressi di commutazione di stato (per es., gli ingressi di set/reset del latch nella Figura 2 o gli ingressi di clock e di clear CL del flip-flop nella Figura 5) accoppiati a detto nodo di rilevazione (per es., 120/ZIEXTRESETV33M accoppiato a rst nella Figura 2 o pad_ext_rstn accoppiato a CL nella Figura 5) e a detto ulteriore nodo di rilevazione (per es., 122/accoppiato a set nella Figura 2 o pad_int_rstn accoppiato al clock del flip-flop nella Figura 5).
In una o più forme di attuazione, il blocco circuitale bistabile può comprendere un ingresso di abilitazione/disabilitazione (per es., 206; irh_en_opt; rst_inout_mode) per abilitare/disabilitare selettivamente detto blocco circuitale di mantenimento del segnale di reset.
In una o più forme di attuazione, il blocco circuitale bistabile può comprendere un blocco circuitale latch con un’uscita accoppiata al secondo ingresso della circuiteria logica di tipo OR, così come ingressi di set/reset accoppiati a detto ulteriore nodo di rilevazione (per es., 122 accoppiato all’ingresso di set) e a detto nodo di rilevazione (per es., 120 accoppiato all’ingresso di reset).
In una o più forme di attuazione, il blocco circuitale bistabile può comprendere un flip-flop con un’uscita (per es., Q) accoppiata al secondo ingresso della circuiteria logica di tipo OR, così come ingressi di clock e di clear accoppiati a detto ulteriore nodo di rilevazione (per es., pad_int_rstn accoppiato all’ingresso di clock) e a detto nodo di rilevazione (per es., pad_ext_rstn accoppiato a CL).
In una o più forme di attuazione, un dispositivo (come, per es. un microcontrollore, MCU) può comprendere un circuito di reset secondo una o più forme di attuazione.
In una o più forme di attuazione, il dispositivo può essere configurato per generare segnali di comando di reset interni (per es., internal_rst), generati all’interno del dispositivo, detti segnali di comando di reset interni applicati a detto blocco circuitale di mantenimento del segnale di reset nel circuito di reset per asserire detto stato di attuazione di reset del segnale di reset nel primo nodo come risultato di detto segnale di comando di reset interno ricevuto.
Una o più forme di attuazione possono comprendere un pin di reset (per es., NRST/GPIO nella Figura 1) accoppiato a detto nodo di reset nel circuito di reset, in cui il pin di reset del dispositivo è sensibile ai segnali di comando di reset interni, generati all’interno del dispositivo.
Una o più forme di attuazione possono comprendere un pin di reset (NRST/GPIO) accoppiato a detto nodo di reset nel circuito di reset, in cui detto pin di reset può essere configurato per ricevere segnali di comando di reset esterni, generati all’esterno del dispositivo, in cui il circuito di reset comprende una circuiteria logica combinatoria (per es., 106) accoppiata al primo percorso di segnale (per es., 100, 102) e al percorso di rilevazione di segnale (per es., 108, 110) e configurata (si veda, per es., ZIV33M nella Figura 2) per propagare segnali (per es., feedback_rst nelle Figure 1 e 2) indicativi di segnali di comando di reset interni, generati all’interno del dispositivo, così come segnali di comando di reset esterni, generati all’esterno del dispositivo.
Un procedimento per fare funzionare un circuito secondo una o più forme di attuazione può comprendere:
- applicare un segnale di comando di reset (per es., internal_rst) a detto blocco circuitale di mantenimento del segnale di reset (per es., 200), e
- rilevare il livello di segnale (per es., IOFT_filt) nel nodo di reset che raggiunge detta soglia di reset, in cui il livello di segnale nel nodo di reset che raggiunge detta soglia di reset è indicativo del segnale di comando di reset applicato a detto blocco circuitale di mantenimento del segnale di reset che è stato attuato nel nodo di reset dello stadio di pilotaggio di reset (104).
Fermi restando i principi di fondo, i dettagli e le forme di attuazione possono variare, anche in modo apprezzabile, rispetto a quanto è stato descritto, puramente a titolo di esempio, senza uscire dall’ambito di protezione.
L’ambito di protezione è definito dalle rivendicazioni annesse.

Claims (14)

  1. RIVENDICAZIONI 1. Circuito (10), comprendente: - un primo nodo (AV33M; ARESETV33M) configurato per ricevere un segnale di reset (hold_rst), - uno stadio di pilotaggio di reset (104) che pilota un nodo di reset (IOFT), lo stadio di pilotaggio di reset (104) accoppiato al primo nodo (AV33M; ARESETV33M) tramite un percorso di segnale di reset (100, 102) per propagare il segnale di reset (hold_rst) allo stadio di pilotaggio di reset (104), in cui lo stadio di pilotaggio di reset (104) è attivato come risultato dell’asserzione di uno stato di attuazione di reset di detto segnale di reset (hold_rst), - un nodo di rilevazione (120; ZIEXTRESETV33M; pad_ext_rstn) accoppiato al nodo di reset (IOFT) tramite un percorso di rilevazione di segnale (108, 110), il nodo di rilevazione sensibile a un livello di segnale (IOFT_filt) del nodo di reset (IOFT) che raggiunge una soglia di reset (108), - un blocco circuitale di mantenimento del segnale di reset (200) accoppiato al primo nodo (AV33M; ARESETV33M) e configurato per ricevere (202) un segnale di comando di reset (internal_rst) e per asserire detto stato di attuazione di reset del segnale di reset (hold_rst) nel primo nodo (AV33M; ARESETV33M) come risultato del segnale di comando di reset (internal_rst) ricevuto, in cui il blocco circuitale di mantenimento del segnale di reset (200) è accoppiato al nodo di rilevazione (120; ZIEXTRESETV33M; pad_ext_rstn) ed è configurato per deasserire lo stato di attuazione di reset del segnale di reset (hold_rst) nel primo nodo (AV33M; ARESETV33M) come risultato del fatto che il livello di segnale nel nodo di reset (IOFT) raggiunge detta soglia di reset (108).
  2. 2. Circuito (10) secondo la rivendicazione 1, comprendente un blocco circuitale di temporizzazione (100) in detto primo percorso di segnale (100, 102), il blocco circuitale di temporizzazione (100) configurato per mantenere l’attivazione dello stadio di pilotaggio di reset (104) per un intervallo di tempo (TEMPO) in seguito alla de-asserzione dello stato di attuazione di reset del segnale di reset (hold_rst) nel primo nodo (AV33M; ARESETV33M).
  3. 3. Circuito (10) secondo la rivendicazione 2, comprendente un blocco circuitale di pull-up (112) accoppiato a detto blocco circuitale di temporizzazione (100) e a detto nodo di reset (IOFT), il blocco circuitale di pull-up (112) configurato per forzare il nodo di reset (IOFT) a uno stato non attivo (VDDIOM) come risultato dello scadere di detto intervallo di tempo.
  4. 4. Circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, comprendente una circuiteria di soglia (108) in detto percorso di rilevazione di segnale (108, 110) che fornisce detta soglia di reset (108), in cui detto nodo di rilevazione (120; ZIEXTRESETV33M; pad_ext_rstn) accoppiato (108, 110) al nodo di reset (IOFT) tramite il percorso di rilevazione di segnale (108, 110) è a un primo, risp. un secondo, livello di segnale (IOFT_filt) come risultato del fatto che il livello di segnale nel nodo di reset (IOFT) dello stadio di pilotaggio di reset (104) non ha raggiunto, risp. ha raggiunto, detta soglia di reset (108).
  5. 5. Circuito (10) secondo la rivendicazione 4, comprendente una circuiteria logica di tipo OR (202) che ha: - una uscita accoppiata a detto primo nodo (AV33M; ARESETV33M) per fornire detto segnale di reset (hold_rst) a detto primo nodo, - un primo ingresso configurato per ricevere detto segnale di comando di reset (internal_rst), - un secondo ingresso accoppiato a detto nodo di rilevazione (120; ZIEXTRESETV33M; pad_ext_rstn), in cui, con detto nodo di rilevazione (120; ZIEXTRESETV33M; pad_ext_rstn) a detto primo livello, l’uscita della circuiteria logica di tipo OR (202) mantiene il segnale di reset (hold_rst) fornito a detto primo nodo (AV33M; ARESETV33M) in detto stato asserito indipendentemente dal valore di detto segnale di comando di reset (internal_rst).
  6. 6. Circuito (10) secondo la rivendicazione 5, comprendente un ulteriore nodo di rilevazione (122; ZIINTRESTV33M; pad_int_rstn) accoppiato a detto primo percorso di segnale (100, 102) e in cui il blocco circuitale di mantenimento del segnale di reset (200) comprende un blocco circuitale bistabile (204) con un’uscita accoppiata al secondo ingresso della circuiteria logica di tipo OR (202), così come ingressi di commutazione di stato (set, reset; CL) accoppiati a detto nodo di rilevazione (120; ZIEXTRESETV33M; pad_ext_rstn) e a detto ulteriore nodo di rilevazione (122; ZIINTRESTV33M; pad_int_rstn).
  7. 7. Circuito (10) secondo la rivendicazione 6, in cui il blocco circuitale bistabile (204) comprende un ingresso di abilitazione/disabilitazione (206; irh_en_opt; rst_inout_mode) per abilitare/disabilitare selettivamente detto blocco circuitale di mantenimento del segnale di reset (200).
  8. 8. Circuito (10) secondo la rivendicazione 6 o la rivendicazione 7, in cui il blocco circuitale bistabile (204) comprende un blocco circuitale latch (204) con un’uscita accoppiata al secondo ingresso della circuiteria logica di tipo OR (202), così come ingressi di set/reset accoppiati a detto ulteriore nodo di rilevazione (122; ZIINTRESTV33M; pad_int_rstn) e a detto nodo di rilevazione (120; ZIEXTRESETV33M; pad_ext_rstn).
  9. 9. Circuito (10) secondo la rivendicazione 6 o la rivendicazione 7, in cui il blocco circuitale bistabile (204) comprende un flip-flop (204) con un’uscita (Q) accoppiata al secondo ingresso della circuiteria logica di tipo OR (202), così come ingressi di clock e di clear (CL) accoppiati a detto ulteriore nodo di rilevazione (122; ZIINTRESTV33M; pad_int_rstn) e a detto nodo di rilevazione (120; ZIEXTRESETV33M; pad_ext_rstn).
  10. 10. Dispositivo (MCU) comprendente un circuito di reset (10) secondo una qualsiasi delle rivendicazioni da 1 a 9.
  11. 11. Dispositivo (MCU) secondo la rivendicazione 10, in cui il dispositivo è configurato per generare segnali di comando di reset interni (internal_rst) generati all’interno del dispositivo (MCU), detti segnali di comando di reset interni (internal_rst) applicati a detto blocco circuitale di mantenimento del segnale di reset (200) nel circuito di reset (10) per asserire detto stato di attuazione di reset del segnale di reset (hold_rst) nel primo nodo (AV33M; AVRESET33M) come risultato di detto segnale di comando di reset interno (internal_rst) ricevuto.
  12. 12. Dispositivo (MCU) secondo la rivendicazione 10 o la rivendicazione 11, comprendente un pin di reset (NRST/GPIO) accoppiato a detto nodo di reset (IOFT) nel circuito di reset (10), in cui il pin di reset (NRST/GPIO) del dispositivo (MCU) è sensibile a segnali di comando di reset interni (internal_rst) generati all’interno del dispositivo (MCU).
  13. 13. Dispositivo (MCU) secondo una qualsiasi delle rivendicazioni da 10 a 12, comprendente un pin di reset (NRST/GPIO) accoppiato a detto nodo di reset (IOFT) nel circuito di reset (10), in cui detto pin di reset (NRST/GPIO) è configurato per ricevere segnali di comando di reset esterni generati all’esterno del dispositivo (MCU), in cui il circuito di reset (10) comprende una circuiteria logica combinatoria (106) accoppiata al primo percorso di segnale (100, 102) e al percorso di rilevazione di segnale (108, 110) e configurata (ZIV33M) per propagare segnali (feedback_rst) indicativi di segnali di comando di reset interni generati all’interno del dispositivo (MCU) così come di segnali di comando di reset esterni generati all’esterno del dispositivo.
  14. 14. Procedimento per fare funzionare un circuito (10) secondo una qualsiasi delle rivendicazioni da 1 a 9, il procedimento comprendendo: - applicare un segnale di comando di reset (internal_rst) a detto blocco circuitale di mantenimento del segnale di reset (200), e - rilevare il livello di segnale (IOFT_filt) nel nodo di reset (IOFT) che raggiunge detta soglia di reset (108), in cui il livello di segnale (IOFT_filt) nel nodo di reset (IOFT) che raggiunge detta soglia di reset (108) è indicativo del segnale di comando di reset (internal_rst) applicato a detto blocco circuitale di mantenimento del segnale di reset (200) che è stato attuato nel nodo di reset (IOFT) dello stadio di pilotaggio di reset (104).
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