KR102020997B1 - 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법 - Google Patents

단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법 Download PDF

Info

Publication number
KR102020997B1
KR102020997B1 KR1020177032338A KR20177032338A KR102020997B1 KR 102020997 B1 KR102020997 B1 KR 102020997B1 KR 1020177032338 A KR1020177032338 A KR 1020177032338A KR 20177032338 A KR20177032338 A KR 20177032338A KR 102020997 B1 KR102020997 B1 KR 102020997B1
Authority
KR
South Korea
Prior art keywords
reset
command
chip computer
computer system
cpu
Prior art date
Application number
KR1020177032338A
Other languages
English (en)
Other versions
KR20180044845A (ko
Inventor
펑 완
싱바오 양
Original Assignee
선전 구딕스 테크놀로지 컴퍼니, 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 선전 구딕스 테크놀로지 컴퍼니, 리미티드 filed Critical 선전 구딕스 테크놀로지 컴퍼니, 리미티드
Publication of KR20180044845A publication Critical patent/KR20180044845A/ko
Application granted granted Critical
Publication of KR102020997B1 publication Critical patent/KR102020997B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/329—Power saving characterised by the action undertaken by task scheduling
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Electronic Switches (AREA)
  • Microcomputers (AREA)

Abstract

본 발명의 실시예는 리셋핀의 리셋 펄스폭을 검출하여 단일칩 컴퓨터를 웨이크업 또는 리셋할지 결정함으로써, 시스템 자원을 증가시키지 않으면서 웨이크업 또는 리셋 두 가지 기능을 실현하는 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법을 공개했다. 상기 단일칩 컴퓨터 시스템은 리셋핀, 제어부, CPU 및 주변장치를 포함하고, 상기 단일칩 컴퓨터 시스템은 상기 리셋핀의 일단을 통해 주제어시스템과 연결되고, 상기 리셋핀의 타단은 상기 제어부와 연결되고, 상기 제어부는 각각 상기 CPU 및 상기 주변장치와 연결되고, 상기 주제어시스템은 상기 리셋핀이 리셋 레벨을 출력하도록 제어하고, 상기 제어부는 상기 리셋핀이 출력한 리셋 레벨의 신호 지속시간을 검출하고, 상기 리셋 레벨의 신호 지속시간에 따라 단일칩 컴퓨터의 웨이크업 또는 리셋을 트리거하고, 웨이크업 트리거를 위한 신호 지속시간과 리셋 트리거를 위한 신호 지속시간은 상이하다.

Description

단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법
본 발명은 컴퓨터 분야에 관한 것으로, 보다 구체적으로, 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법에 관한 것이다.
단일칩 컴퓨터는 칩 상에 통합된 완전한 컴퓨터 시스템이다. 단일칩 컴퓨터는 일반적으로 슬립모드를 통해 대기 시 전력 소비를 절약할 수 있다. 단일칩 컴퓨터가 슬립모드에서 작업모드로 복귀해야 하는 경우, 웨이크업 또는 리셋 두 가지 방법을 통해 실현될 수 있다. 여기서, 웨이크업은 단일칩 컴퓨터가 작동하도록 중앙처리장치(Central Processing Unit, “CPU”라고 칭함)를 신속하게 웨이크업시키고, 리셋은 칩을 초기상태로 복귀시켜야 하며, CPU가 다시 가동하여, 칩에 대해 일련의 초기화를 진행한 후 작동모드로 진입한다. 사용자는 자신의 필요에 따라, 슬립모드 상태인 단일칩 컴퓨터를 웨이크업 또는 리셋 두 가지 방식을 통해 다시 작동모드로 진입시킬 수 있다.
종래 기술에서, 단일칩 컴퓨터의 웨이크업 또는 리셋은 각각 상이한 입력/출력(Input/Output, “I/O”라고 칭함)포트 핀을 통해 제어되었다. 예를 들면, 웨이크업은 하나의 범용 I/O포트의 레벨이 특정 변화가 발생했는지 여부를 검출하는 것을 통하여 제어할 수 있다(예를 들면, 저레벨이 검출되면 CPU를 웨이크업시킨다). 리셋은 리셋 핀을 조작(예를 들면, 레벨의 변화를 제어)하는 것을 통하여, 단일칩 컴퓨터를 글로벌 리셋할 수 있다. 그러나, I/O포트는 단일칩 컴퓨터에 있어서 매우 귀중한 자원이므로, 2개의 독립된 I/O포트 핀으로 단일칩 컴퓨터가 작동모드로 재진입하도록 각각 제어하는 것은, 시스템의 자원 소모가 크다.
본 발명의 실시예는 리셋핀의 리셋 펄스폭을 검출하여 단일칩 컴퓨터를 웨이크업 또는 리셋할지 결정함으로써, 시스템 자원을 증가시키지 않으면서 하나의 리셋핀으로 웨이크업 또는 리셋 두 가지 기능을 실현하는 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법을 제공한다.
제1 방면에 따르면, 리셋핀, 제어부, CPU 및 주변장치를 포함하는 단일칩 컴퓨터 시스템에 있어서, 상기 단일칩 컴퓨터 시스템은 상기 리셋핀의 일단을 통해 주제어시스템과 연결되고, 상기 리셋핀의 타단은 상기 제어부와 연결되고, 상기 제어부는 각각 상기 CPU 및 상기 주변장치와 연결되고,
상기 주제어시스템은 상기 리셋핀이 리셋 레벨을 출력하도록 제어하고,
상기 제어부는 상기 리셋핀이 출력한 리셋 레벨의 신호 지속시간을 검출하고, 상기 리셋 레벨의 신호 지속시간에 따라 단일칩 컴퓨터의 웨이크업 또는 리셋을 트리거하고, 웨이크업 트리거를 위한 신호 지속시간과 리셋 트리거를 위한 신호 지속시간은 서로 상이한, 단일칩 컴퓨터 시스템을 제공한다.
따라서, 본 발명의 실시예의 단일칩 컴퓨터 시스템은, 제어부를 통해 리셋 레벨의 신호 지속시간을 검출하고, 신호 지속시간에 따라 웨이크업 명령 또는 리셋 명령을 발송하여, 단일칩 컴퓨터를 웨이크업시키거나 단일칩 컴퓨터를 리셋함으로써, 시스템 자원을 증가시키지 않으면서 하나의 리셋핀을 통해 웨이크업 또는 리셋 두 가지 기능을 동시에 실현함으로써, 시스템 비용 및 PCB 공간을 절약한다.
제1 방면을 결합하면, 제1 방면의 첫 번째 가능한 구현예에서, 상기 제어부는 구체적으로, 제1 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 웨이크업 명령을 발송하고, 상기 웨이크업 명령은 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키고, 상기 제1 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제1 시간구간의 지속시간은 소정의 제1 임계값이고,
또한 제2 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 리셋 명령을 발송하고, 상기 리셋 명령은 제1 리셋 명령 및 제2 리셋 명령을 포함하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거하고, 상기 제2 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제2 시간구간의 지속시간은 소정의 제2 임계값이다.
제1 방면을 결합하면, 제1 방면에서의 두 번째 가능한 구현예에서, 상기 제어부는 구체적으로, 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간과 종료시간 사이의 지속시간이 소정의 제1 임계값 이상이면서 소정의 제2 임계값보다 작은 것으로 검출되면, 상기 웨이크업 명령을 발송하고, 상기 웨이크업 명령은 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키고, 상기 제2 임계값은 상기 제1 임계값보다 크며; 또는,
상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간과 종료시간 사이의 지속시간이 상기 제2 임계값 이상인 것으로 검출되면, 상기 리셋 명령을 발송하고, 상기 리셋 명령은 제1 리셋 명령 및 상기 제2 리셋 명령을 포함하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거한다. 제1 방면 및 이의 상기 가능한 구현예를 결합하면, 제1 방면의 세 번째 가능한 구현예에서, 상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 웨이크업 명령 및 상기 제1 리셋 명령을 구분하도록 상기 제1 펄스신호와 상기 제2 펄스신호의 파형은 서로 상이하다.
서로 상이한 형태의 펄스신호를 통해 상이한 명령을 구분할 경우, CPU가 상이한 명령을 구분하여 상응한 동작을 수행하는데 유리하다. 또한, 하나의 제어경로만으로 웨이크업 명령 및 리셋 명령을 전송할 수 있어, 제어경로의 개수를 감소시켰다.
제1 방면 및 이의 상기 가능한 구현예를 결합하면, 제1 방면의 네 번째 가능한 구현예에서, 상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 제1 펄스신호와 상기 제2 펄스신호는 동일하고, 상기 제어부는 구체적으로 제1 제어경로를 통해 상기 제1 펄스신호를 발송하고, 제2 제어경로를 통해 상기 제2 펄스신호를 발송한다.
2개의 서로 상이한 제어경로를 통해 상이한 명령을 발송하여, CPU가 명령을 수신하면 상이한 인터페이스에 따라 명령을 구분하여 상응한 동작을 수행할 수 있도록 하므로, 간편하고 구현하기 쉽다.
제1 방면 및 이의 상기 가능한 구현예를 결합하면, 제1 방면의 다섯 번째 가능한 구현예에서, 상기 제어부는 리셋펄스폭 검출기 및 리셋 제어부를 포함하고,
상기 리셋펄스폭 검출기는 상기 리셋핀이 출력한 리셋 레벨의 신호 지속시간을 검출하고, 상기 리셋 레벨의 신호 지속시간에 따라 상기 CPU에 웨이크업 명령을 발송하여, 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키거나, 또는, 상기 리셋 제어부에 제3 리셋 명령을 발송하여, 상기 리셋 제어부를 트리거하여 상기 단일칩 컴퓨터 시스템을 리셋하고;
상기 리셋 제어부는 상기 제3 리셋 명령에 기초하여, 상기 CPU에 상기 제1 리셋 명령을 발송하고, 상기 주변장치에 상기 제2 리셋 명령을 발송하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거한다.
제2 방면에 따르면, 단일칩 컴퓨터 시스템을 위한 리셋 방법에 있어서, 상기 단일칩 컴퓨터 시스템은 리셋핀, 제어부, CPU 및 주변장치를 포함하고, 상기 단일칩 컴퓨터 시스템은 상기 리셋핀의 일단을 통해 주제어시스템과 연결되고, 상기 리셋핀의 타단은 상기 제어부와 연결되고, 상기 제어부는 각각 상기 CPU 및 상기 주변장치와 연결되고, 상기 리셋 방법은,
상기 주제어시스템은 상기 리셋핀이 리셋 레벨을 출력하도록 제어하는 단계;
상기 제어부는 상기 리셋핀이 출력한 상기 리셋 레벨의 신호 지속시간을 검출하는 단계;
상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계;를 포함하되, 웨이크업을 위한 신호 지속시간과 리셋을 위한 신호 지속시간은 서로 상이한 것을 특징으로 하는, 단일칩 컴퓨터 시스템을 위한 리셋 방법을 제공한다.
따라서, 본 발명의 실시예의 단일칩 컴퓨터 시스템을 위한 리셋 방법은, 제어부를 통해 리셋 레벨의 신호 지속시간을 검출하고, 신호 지속시간에 따라 웨이크업 명령 또는 리셋 명령을 발송하여, 단일칩 컴퓨터를 웨이크업시키거나 단일칩 컴퓨터를 리셋함으로써, 시스템 자원을 증가시키지 않으면서 하나의 리셋핀을 통해 웨이크업 또는 리셋 두 가지 기능을 동시에 실현함으로써, 시스템 비용 및 PCB 공간을 절약한다.
제2 방면을 결합하면, 제2 방면의 첫 번째 가능한 구현예에서, 상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계는,
상기 제어부는 제1 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 웨이크업 명령을 발송하고, 상기 웨이크업 명령은 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키는 단계, 상기 제1 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제1 시간구간의 지속시간은 소정의 제1 임계값임;
상기 제어부는 제2 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 제1 리셋 명령 및 제2 리셋 명령을 포함하는 리셋 명령을 발송하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거하는 단계, 상기 제2 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제2 시간구간의 지속시간은 소정의 제2 임계값임;를 포함한다.
제2 방면을 결합하면, 제2 방면의 두 번째 가능한 구현예에서, 상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계는,
상기 제어부는 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간과 종료시간 사이의 지속시간이 소정의 제1 임계값 이상이면서 소정의 제2 임계값보다 작은 것으로 검출되면, 상기 웨이크업 명령을 발송하고, 상기 웨이크업 명령은 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키는 단계, 상기 제2 임계값은 상기 제1 임계값보다 큼; 또는,
상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간과 종료시간 사이의 지속시간이 상기 제2 임계값 이상인 것으로 검출되면, 제1 리셋 명령 및 상기 제2 리셋 명령을 포함하는 상기 리셋 명령을 발송하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거하는 단계;를 포함한다.
제2 방면 및 이의 상기 가능한 구현예를 결합하면, 제2 방면의 세 번째 가능한 구현예에서, 상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 웨이크업 명령 및 상기 제1 리셋 명령을 구분하도록 상기 제1 펄스신호와 상기 제2 펄스신호의 파형은 서로 상이하다.
서로 상이한 형태의 펄스신호를 통해 상이한 명령을 구분할 경우, CPU가 상이한 명령을 구분하여 상응한 동작을 수행하는데 유리하다. 또한, 하나의 제어경로만으로 웨이크업 명령 및 리셋 명령을 전송할 수 있어, 제어경로의 개수를 감소시켰다.
제2 방면 및 이의 상기 가능한 구현예를 결합하면, 제2 방면의 네 번째 가능한 구현예에서, 상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 제1 펄스신호와 상기 제2 펄스신호는 동일하고,
상기 웨이크업 명령을 발송하는 단계는,
제1 제어경로를 통해 상기 제1 펄스신호를 발송하는 단계;를 포함하고,
상기 제1 리셋 명령을 발송하는 단계는,
제2 제어경로를 통해 상기 제2 펄스신호를 발송하는 단계;를 포함한다.
2개의 서로 상이한 제어경로를 통해 상이한 명령을 발송하여, CPU가 명령을 수신하면 상이한 인터페이스에 따라 명령을 구분하여 상응한 동작을 수행할 수 있도록 하므로, 간편하고 구현하기 쉽다.
제2 방면 및 이의 상기 가능한 구현예를 결합하면, 제2 방면의 다섯 번째 가능한 구현예에서, 상기 제어부는 리셋펄스폭 검출기 및 리셋 제어부를 포함하고,
상기 제어부는 상기 리셋핀이 출력한 상기 리셋 레벨의 신호 지속시간을 검출하는 단계는,
상기 리셋펄스폭 검출기가 상기 리셋핀이 출력한 상기 리셋 레벨의 신호 지속시간을 검출하는 단계;를 포함하고
상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계는,
상기 리셋펄스폭 검출기는 상기 리셋 레벨의 신호 지속시간에 따라 상기 CPU에 웨이크업 명령을 발송하여, 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키거나, 또는, 상기 리셋 제어부에 제3 리셋 명령을 발송하여, 상기 리셋 제어부를 트리거하여 상기 단일칩 컴퓨터 시스템을 리셋하는 단계;
상기 리셋 제어부는 상기 제3 리셋 명령에 따라, 상기 CPU에 상기 제1 리셋 명령을 발송하고, 상기 주변장치에 상기 제2 리셋 명령을 발송하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거하는 단계;를 포함한다.
제3 방면에 따르면, 상기 제1 방면 또는 제1 방면의 임의의 선택 가능한 구현예에서 단일칩 컴퓨터 시스템이 수행하는 동작을 수행하도록 지시하는 프로그램 코드가 저장된 컴퓨터 저장매체를 제공한다.
따라서, 본 발명의 실시예에 따른 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법은, 리셋핀의 리셋 펄스폭을 검출하여 웨이크업 명령 또는 리셋 명령을 발송하여, 단일칩 컴퓨터의 웨이크업 또는 리켓을 결정함으로써, 시스템 자원을 증가시키지 않으면서 하나의 리셋핀을 통해 웨이크업 또는 리셋 두 가지 기능을 실현할 수 있다.
본 발명의 실시예의 기술방안을 보다 명확하게 설명하기 위하여, 이하 실시예 또는 종래기술의 설명에 필요한 도면에 대해 간단하게 소개할 것이며, 자명한 것은, 아래 설명 중의 도면은 본 발명의 일부 실시예에 불과하고, 당업자는, 창조적인 노동이 없이, 이러한 도면에 따라 기타 도면을 얻을 수 있다.
도 1은 본 발명의 실시예에 따른 단일칩 컴퓨터 시스템의 개략적인 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 제어부를 통해 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 개략도이다.
도 3a 및 도 3b는 본 발명의 다른 일 실시예에 따른 제어부를 통해 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 개략도이다.
도 4는 본 발명의 다른 일 실시예에 따른 단일칩 컴퓨터 시스템의 개략적인 블록도이다.
도 5는 본 발명의 일 실시예에 따른 단일칩 컴퓨터 시스템을 위한 리셋 방법의 개략적인 흐름도이다.
이하, 본 발명의 실시예의 도면을 결합하여, 본 발명의 실시예 중의 기술방안을 명확하게 설명하며, 자명한 것은, 상술한 실시예는 본 발명 일부 실시예이고, 모든 실시예가 아니다. 본 발명의 실시예에 근거하여, 당업자가 창조적인 노동이 없이 얻은 모든 기타 실시예는, 모두 본 발명의 보호범위에 속한다.
이해해야 할 것은, 종래 기술에서, 일반적으로 하나의 특정 I/O포트 핀을 통해 단일칩 컴퓨터를 웨이크업시킬 수 있다. 구체적으로, 단일칩 컴퓨터가 슬립모드일 때, 단일칩 컴퓨터 내의 검출회로는 모든 I/O의 레벨 상태를 검출하고, 상기 특정 I/O포트의 레벨에 소정의 변화가 발생하면(예를 들면, 저레벨이 검출되면), 상기 검출회로는 CPU를 웨이크업시켜, CPU가 작동되도록 한다. 이러한 방법의 장점은 단일칩 컴퓨터를 신속하게 웨이크업시킬 수 있으나, 시스템은 웨이크업을 위한 하나의 범용 I/O포트를 제공해야 하고, I/O포트는 단일칩 컴퓨터에 있어서 매우 귀중한 자원이므로, 이러한 설계는 시스템 자원의 소모 및 인쇄회로기판(Printed Circuit Board, “PCB”라고 칭함)의 공간을 증가시켰다.
다른 한편으로, 단일칩 컴퓨터의 리셋핀은 단일칩 컴퓨터의 글로벌 리셋에 사용될 수 있다. 구체적으로, 단일칩 컴퓨터의 리셋핀을 조작하여 레벨에 특정 변화(예를 들면, 저레벨을 출력)가 발생하도록 하면, 상기 리셋핀은 CPU 및 주변장치가 다시 가동하도록 안내하고, 단일칩 컴퓨터 시스템은 일련의 초기화를 거쳐 작동모드로 진입한다.
따라서, 사용자가 단일칩 컴퓨터를 슬립모드에서 작동모드로 진입하도록 제어하는 리셋 및 웨이크업 두 가지 기능은, 각각 2개의 독립된 I/O포트 핀으로 제어해야 하므로, 시스템 자원 소모 및 PCB 공간을 증가시켰다.
이를 감안하여, 본 출원은 하나의 I/O포트 핀을 통해 웨이크업 또는 리셋 두 가지 기능을 실현함으로써, 시스템 자원 소모 및 PCB 공간을 절약할 수 있는 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법을 제공한다.
이하, 도 1 및 도 2를 결합하여 본 발명의 실시예에 따른 단일칩 컴퓨터 시스템을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 단일칩 컴퓨터 시스템(100)의 개략적인 블록도이다. 도 1에 도시된 바와 같이, 상기 단일칩 컴퓨터 시스템(100)은 리셋핀(110), 제어부(120), 중앙처리장치(Central Processing Unit, “CPU”라 칭함)(130) 및 주변장치(140)를 포함한다. 여기서, 리셋핀(110)은 I/O포트가 외부와 연결되는 인터페이스로 이해할 수 있다. 리셋핀(110)의 일단은 주제어시스템(200)과 연결되고, 타단은 제어부(120)와 연결된다. 제어부(120)는 제어경로를 통해 CPU(130) 및 주변장치(140)에 명령을 발송하도록 상이한 제어경로를 통해 CPU(130) 및 주변장치(140)와 연결될 수 있다. 구체적으로, 상기 제어경로는 금속 와이어일 수 있다. CPU(130)는 디지털 버스(Digital bus)를 통해 주변장치(140)와 서로 연결될 수 있다. 구체적으로, 상기 주변장치(140)는 타이머, 직접 메모리 액세스(Direct Memory Access, “DMA”이라 칭함) 제어기 및 일부 I/O인터페이스 등을 포함할 수 있다.
상기 주제어시스템(200)은 리셋핀(110)이 리셋 레벨을 출력하도록 제어하고, 상기 제어부(120)는 상기 리셋핀(110)이 출력한 리셋 레벨의 신호 지속시간을 검출하고, 상기 리셋 레벨의 신호 지속시간에 따라 상기 단일칩 컴퓨터 시스템(100)의 웨이크업 또는 리셋을 트리거한다.
또한, 웨이크업 트리거를 위한 신호 지속시간과 리셋 트리거를 위한 신호 지속시간은 서로 상이하고, 제어부(120)는 상이한 신호 지속시간에 따라 CPU의 웨이크업 또는 리셋을 트리거할 수 있고, 주변장치의 리셋을 트리거할 수 있다.
여기서, 설명드릴 것은, 단일칩 컴퓨터 시스템의 리셋은 CPU의 리셋 및 주변장치의 리셋을 포함하고, 각각 제어부에 의해 리셋 명령을 발송할 수 있다. 구별과 설명의 용이함을 위해, 제어부가 CPU에 발송한 리셋 명령을 제1 리셋 명령이라 하고, 제어부가 주변장치에 발송한 리셋 명령을 제2 리셋 명령이라 한다. 이와 달리, 단일칩 컴퓨터 시스템의 웨이크업은 CPU를 통해 주변장치를 웨이크업시킬 수 있고, 이때, 제어부는 CPU에만 웨이크업 명령을 발송할 수 있다.
더 설명드릴 것은, 상술한 상기 주제어시스템(200)은 단일칩 컴퓨터를 제어하기 위한 하나의 단일칩 컴퓨터로 이해할 수 있고, 구별과 이해의 용이함을 위해, 앞의 단일칩 컴퓨터는 단일칩 컴퓨터(A)로 기재할 수 있고, 슬레이브(從機)로 이해할 수 있고, 뒤의 단일칩 컴퓨터는 단일칩 컴퓨터(B)로 기재할 수 있고, 마스터(主機)로 이해할 수 있다. 즉, 단일칩 컴퓨터(B)(예를 들면, 본 발명의 실시예의 단일칩 컴퓨터 시스템(100))을 통해 단일칩 컴퓨터(A)의 웨이크업 또는 리셋을 제어한다. 이하, 설명의 편의를 위해, 특별한 설명이 없는 한, 본 발명의 실시예에서 설명된 단일칩 컴퓨터 시스템은 모두 마스터(즉, 상기 단일칩 컴퓨터(B)로 이해할 수 있다)에 의해 제어되는 슬레이브(즉, 상기 단일칩 컴퓨터(A)로 이해할 수 있다)를 의미한.
더 설명드릴 것은, 리셋핀(110)은 주제어시스템(200)과 연결될 수 있다. 상기 주제어시스템(200)은 상기 단일칩 컴퓨터 시스템(100)에 내장된 시스템일 수도 있고, 상기 단일칩 컴퓨터 시스템(100)에 외장된 외부시스템일 수도 있고, 본 발명은 이에 대해 특별히 제한하지 않는다. 상기 주제어시스템(200)이 리셋핀의 고레벨 또는 저레벨의 출력을 제어하는 것을 통해 단일칩 컴퓨터 시스템에 대한 웨이크업 또는 리셋을 실현하는 경우, 모두 본 발명의 보호범위 내에 속한다.
더 설명드릴 것은, 일반적으로, 단일칩 컴퓨터가 작동모드 또는 슬립모드 상태인 경우, 리셋핀은 고레벨을 출력하고, 단일칩 컴퓨터를 트리거하여 슬립모드에서 작동모드로 복귀시켜야 하는 경우, 리셋핀의 레벨을 낮추는(즉, 저레벨을 출력) 방식을 통해 단일칩 컴퓨터의 웨이크업 또는 리셋을 트리거할 수 있다. 상응하게, 본 발명의 실시예에서, 리셋 레벨은 저레벨일 수 있다.
이해해야 할 것은, 여기에 나열된, 저레벨을 통해 CPU를 트리거하여 단일칩 컴퓨터를 웨이크업시키거나 또는 단일칩 컴퓨터를 리셋하는 방법은 예시적인 설명에 불과하고, 본 발명은 리셋 레벨의 구체적인 값은 특별히 한정하지 않았다. 예를 들면, 주제어시스템은 단일칩 컴퓨터가 작동모드 또는 슬립모드인 상태에서 리셋핀이 저레벨을 출력하도록 제어하여, 단일칩 컴퓨터를 트리거하여 슬립모드에서 작동모드로 복귀시켜 할 경우, 리셋핀의 레벨을 높이는(즉, 고레벨을 출력) 방식을 통해 단일칩 컴퓨터의 웨이크업 또는 리셋을 트리거할 수도 있다. 이때, 본 발명의 실시예에서의 리셋 레벨은 고레벨일 수 있다.
예시적으로, 본 발명의 실시예에서, 저레벨은 0V일 수 있고, 고레벨은 1.8V일 수 있다.
본 발명의 실시예에서, 제어부는 리셋 레벨의 신호 지속시간에 따라 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거할 수 있다. 웨이크업 트리거를 위한 신호 지속시간은 소정의 제1 임계값의 시간길이 이상일 수 있고, 리셋 트리거를 위한 신호 지속시간은 소정의 제2 임계값의 시간길이 이상일 수 있다. 즉, 리셋 레벨의 신호 지속시간이 소정의 제1 임계값 이상인 경우, 단일칩 컴퓨터 시스템의 웨이크업을 트리거하고, 리셋 레벨의 신호 지속시간이 소정의 제2 임계값 이상인 경우, 단일칩 컴퓨터 시스템의 리셋을 트리거한다. 여기서, 제1 임계값은 제2 임계값보다 클 수 있다.
제어부는 리셋 레벨 신호를 실시간으로 검출하고, 리셋 레벨이 소정의 제1 임계값 또는 제2 임계값에 도달한 것으로 검출되면, 즉시 웨이크업 명령 또는 리셋 명령을 발송할 수 있고(방법 1), 제어부는 리셋 레벨의 시작시간과 종료시간을 검출하여, 리셋 레벨의 신호 총 지속시간을 결정함으로써, 웨이크업 명령 또는 리셋 명령을 발송할지 결정할 수도 있다(방법 2).
방법 1：
선택적으로, 상기 제어부는 구체적으로, 제1 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 웨이크업 명령을 발송하고, 상기 웨이크업 명령은 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키고, 상기 제1 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제1 시간구간의 지속시간은 소정의 제1 임계값이고;
또한 제2 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 리셋 명령을 발송하고, 상기 리셋 명령은 제1 리셋 명령 및 제2 리셋 명령을 포함하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거하고, 상기 제2 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제2 시간구간의 지속시간은 소정의 제2 임계값이다.
방법 2：
선택적으로, 상기 제어부는 구체적으로, 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간과 종료시간 사이의 지속시간이 소정의 제1 임계값 이상이면서 소정의 제2 임계값보다 작은 것으로 검출되면, 상기 웨이크업 명령을 발송하고, 상기 웨이크업 명령은 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키고, 상기 제2 임계값은 상기 제1 임계값보다 크며; 또는,
상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간과 종료시간 사이의 지속시간이 상기 제2 임계값 이상인 것으로 검출되면, 상기 리셋 명령을 발송하고, 상기 리셋 명령은 제1 리셋 명령 및 상기 제2 리셋 명령을 포함하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거한다.
이하, 일반성을 잃지 않고, 리셋 레벨이 저레벨인 경우를 예로 들어, 도 2(도 2a 및 도 2b 포함) 및 도 3(도 3a 및 도 3b 포함)을 결합하여 방법 1 및 방법 2에서 상기 제어부를 통해 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 구체적인 과정을 상세하게 설명한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 방법 1에서 상기 제어부를 통해 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 개략도이다.
도 2a는 상기 제어부를 통해 CPU를 트리거하여 단일칩 컴퓨터 시스템을 웨이크업시키는 구체적인 과정을 보여줬다. 도 2a에 도시된 바와 같이, 이해와 설명을 쉽게 하기 위해, 상기 과정을 t1, t2 및 t3 3개 시간구간으로 나눌 수 있다. 그 중, t1시간구간의 시작시간은 슬립모드 상태의 임의의 시각일 수 있고, 종료시간은 제어부가 리셋핀의 레벨 상태가 고레벨 상태에서 저레벨 상태로 변한 것을 검출한 시각(즉, 도면에 도시된 TA시각)일 수 있고; t2시간구간(즉, 제1 시간구간의 일예)의 시작시간은 t1시간구간의 종료시간일 수 있고, t2시간구간의 지속시간은 소정의 제1 임계값(즉, 도면에 도시된 T1)일 수 있고; t3시간구간의 시작시간은 t2시간구간의 종료시간(즉, 도면에 도시된 TB시각)일 수 있고, 종료시간은 상기 단일칩 컴퓨터 시스템이 작동모드로 다시 진입한 후의 임의의 시각일 수있다.
구체적으로, t1시간구간에서, 제어부를 통해 리셋핀의 레벨 상태가 고레벨 상태인 것으로 검출되면, 단일칩 컴퓨터는 작동모드 상태이거나, 또는 작동모드에서 슬립모드로 진입한 것으로 결정할 수 있다.
t2시간구간에서, 먼저 제어부를 통해 TA시각에서 리셋핀의 레벨 상태가 고레벨 상태에서 저레벨 상태로 변한 것을 검출하고, 이를 통해 단일칩 컴퓨터를 작동모드로 다시 진입시켜야 하는 것을 결정할 수 있다. 제어부는 상기 저레벨의 신호 지속시간을 지속적으로 검출한다. 도면을 통해 알 수 있듯이, 저레벨의 신호 지속시간은, 리셋 펄스의 폭이다.
상술한 설명을 통해 알 수 있듯이, 리셋 레벨의 신호 지속시간이 소정의 제1 임계값(도면의 T1에 대응)에 도달하면, 웨이크업 명령을 발송한다. 본 발명의 실시예에서, 제어부가 TA시각에서 리셋 레벨을 검출하고, 또한 TA시각 내지 TA+T1시각 사이의 시간구간 내에서 리셋 레벨을 지속적으로 검출할 수 있을 경우, 웨이크업 명령을 발송한다. 여기서, TA+T1는 곧 제1 검출시각(도면의 TB에 대응)이다.
하나의 가능한 구현예에서, 상기 제어부는 내부 게이트 카운터를 포함할 수 있고, 상기 카운터는 계수(計數)하는 것을 통해 저레벨의 신호 지속시간을 결정한다. 예를 들면, 상기 카운터의 계수 빈도를 1메가헤르트(MHz)로 가정하면, 각 계수 간의 시간 간격은 1마이크로 초(μs)이다. 카운터의 계수를 통해, 저레벨의 신호 지속시간을 결정할 수 있다.
t2시간구간에서, 제어부가 TA시각 내지 TB시각 사이의 시간구간 내에서 리셋핀이 저레벨을 출력하는 것을 지속적으로 검출할 수 있을 경우, 저레벨의 신호 지속시간은 소정의 제1 임계값(예를 들면, 도면에 도시된 T1)에 도달하면, CPU에 웨이크업 명령을 발송할 수 있는 것으로 판단할 수 있다.
선택적으로, 상기 웨이크업 명령은 펄스신호(구별과 설명의 용이함을 위해, 제1 펄스신호라고 기재)일 수 있다. 즉, 저레벨의 신호 지속시간이 T1의 시각(즉, 도면에 도시된 TB시각)에 도달하면, 제어부는 제어경로를 통해 CPU에 펄스신호를 발송한다.
t3시간구간에서, CPU가 TB시각에서 웨이크업 명령을 수신하면, 상기 웨이크업 명령에 따라 단일칩 컴퓨터 시스템이 슬립모드에서 작동모드로 진입하도록 전체 단일칩 컴퓨터 시스템(또는, 칩)을 웨이크업시킬 수 있다. CPU가 단일칩 컴퓨터 시스템을 웨이크업시킨 후에야, 단일칩 컴퓨터 시스템이 작동모드로 진입하므로, 단일칩 컴퓨터 시스템이 작동모드로 진입하는 시각은 CPU가 작동모드로 진입하는 시각보다 조금 늦거나, 또는 어느 정도의 시간지연이 있다.
t3시간구간에서, 제어부는 저레벨의 신호 지속시간을 지속적으로 검출하고, 리셋핀의 레벨 상태가 저레벨 상태에서 고레벨 상태로 변한 것으로 검출되면 계시(計時)(또는, 계수)를 정지하고, 이에 따라, 전체 단일칩 컴퓨터 시스템은 슬립모드에서 웨이크업을 통해 작동모드로 진입하는 과정을 완료한다.
도 2b는 상기 제어부를 통해 단일칩 컴퓨터 시스템의 리셋을 트리거하는 구체적인 과정을 보여줬다. 도 2b에 도시된 바와 같이, 이해와 설명을 쉽게 하기 위해, 상기 과정을 t4, t5, t6 및 t7 4개 시간구간으로 나눌 수 있다. 그 중, t4시간구간의 시작시간은 슬립모드 상태의 임의의 시각일 수 있고, 종료시간은 제어부가 리셋핀의 레벨 상태가 고레벨 상태에서 저레벨 상태로 변한 것을 검출한 시각(즉, 도면에 도시된 TA시각)일 수 있고; t5시간구간의 시작시간은 t4시간구간의 종료시간일 수 있고, t5시간구간의 지속시간은 소정의 제1 임계값(즉, 도면에 도시된 T1)일 수 있고; t6시간구간의 시작시간은 t5시간구간의 종료시간(즉, 도면에 도시된 TB시각)일 수 있고, t6시간구간의 지속시간은 소정의 제2 임계값(즉, 도면에 도시된 T2)과 소정의 제1 임계값(즉, 도면에 도시된 T1)의 차이 값일 수 있고, 또는, t5시간구간의 지속시간과 t6시간구간의 지속시간의 합(즉, 제2 시간구간의 일 예)은 소정의 제2 임계값일 수 있다. t7시간구간의 시작시간은 t6시간구간의 종료시간(즉, 도면에 도시된 TC시각)일 수 있고, 종료시간은 상기 단일칩 컴퓨터 시스템이 다시 작동모드로 진입한 후의 임의의 시각일 수 있다.
구체적으로, t4시간구간 및 t5시간구간의 구체적인 과정은 상술한 t1시간구간 및 t2시간구간의 구체적인 과정과 유사하므로, 간결함을 위해 설명을 생략한다.
t6시간구간에서, 제어부가 TB시각 내지 TC시각 사이의 시간구간 내에서 여전히 리셋핀이 저레벨을 출력하는 것을 지속적으로 검출할 수 있을 경우, 저레벨의 신호 지속시간은 소정의 제2 임계값(예를 들면, 도면에 도시된 T2)에 도달하면, 리셋 명령을 발송할 수 있는 것으로 판단할 수 있다. 구체적으로, CPU에 제1 리셋 명령을 발송하고, 주변장치에 제2 리셋 명령을 발송한다.
선택적으로, 상기 리셋 명령은 펄스신호(구별과 설명의 용이함을 위해, 제2 펄스신호라고 기재)이다. 즉, 저레벨의 신호 지속시간은 T2인 시각(즉, 도면에 도시된 TC시각)이고, 제어부는 제어경로를 통해 CPU에 제2 펄스신호를 발송한다.
t7시간구간에서, CPU 및 주변장치가 TB시각에서 각각 제1 리셋 명령 및 제2 리셋 명령을 수신하면, 상기 제1 리셋 명령 및 제2 리셋 명령에 따라 CPU 및 주변장치를 각각 리셋함으로써, 전체 단일칩 컴퓨터 시스템을 글로벌 리셋하여, 단일칩 컴퓨터 시스템을 슬립모드에서 작동모드로 진입시킨다. 따라서, 단일칩 컴퓨터 시스템이 리셋으로 진입한 시각은 CPU가 리셋으로 진입한 시각보다 조금 늦고, 또는, 어느 정도의 시간지연이 있다. CPU는 리셋을 거친 후 작동모드로 진입하고, 단일칩 컴퓨터 시스템은 리셋을 거친 후, 일련의 초기화 상태를 거친 후 작동모드로 진입한다.
t7시간구간에서, 제어부가 저레벨의 신호 지속시간을 지속적으로 검출하고, 리셋핀의 레벨 상태가 저레벨 상태에서 고레벨 상태로 변한 것으로 검출되면 계시(또는, 계수)을 정지하고, 이에 따라, 전체 단일칩 컴퓨터 시스템은 슬립모드에서 웨이크업을 통해 작동모드로 진입하는 과정을 완료한다.
본 발명의 실시예에서, 선택적으로, 상기 제2 임계값은 상기 제1 임계값보다 크다.
즉, 제어부가 먼저 저레벨의 신호 지속시간이 소정의 제1 임계값에 도달한 것을 검출하면, 웨이크업 명령을 발송할 수 있고, 이때 리셋핀이 여전히 저레벨을 출력하는 것이 신호 지속시간이 소정의 제2 임계값에 도달할 때까지 검출되면, 리셋 명령을 발송할 수 있다.
설명드릴 것은, 단일칩 컴퓨터가 리셋되기 전에 웨이크업되는 것은 단일칩 컴퓨터의 리셋에 영향을 주지 않는다.
도 3a 및 도 3b은 본 발명의 실시예에 따른 방법 2에서 상기 제어부를 통해 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 개략도이다.
도 3a는 상기 제어부를 통해 CPU를 트리거하여 단일칩 컴퓨터 시스템을 웨이크업시키는 구체적인 과정을 보여줬다. 도 3a에 도시된 바와 같이, 이해와 설명을 쉽게 하기 위해, 상기 과정을 t1, t2 및 t3 3개 시간구간으로 나눌 수 있다. 여기서, t1시간구간의 시작시간은 슬립모드 상태의 임의의 시각일 수 있고, 종료시간은 제어부가 리셋핀의 레벨 상태가 고레벨 상태에서 저레벨 상태로 변한 것을 검출한 시각(즉, 도면에 도시된 TA시각)일 수 있고; t2시간구간의 시작시간은 t1시간구간의 종료시간일 수 있고, 종료시간은 제어부가 리셋핀의 레벨 상태가 저레벨 상태에서 고레벨 상태로 변한 것을 검출한 시각(즉, 도면에 도시된 TB시각)일 수 있고; t3시간구간의 시작시간은 t2시간구간의 종료시간(즉, 도면에 도시된 TB시각)일 수 있고, 종료시간은 상기 단일칩 컴퓨터 시스템이 작동모드로 다시 진입한 후의 임의의 시각일 수 있다. 구체적으로, t1시간구간에서, 제어부를 통해 리셋핀의 레벨 상태가 고레벨 상태인 것으로 검출되면, 단일칩 컴퓨터가 작동모드 상태이거나, 또는 작동모드에서 슬립모드로 진입한 것으로 결정할 수 있다.
t2시간구간에서, 먼저 제어부를 통해 TA시각에서 리셋핀의 레벨 상태가 고레벨 상태에서 저레벨 상태로 변한 것을 검출하고, 이를 통해 단일칩 컴퓨터를 작동모드로 다시 진입시켜야 하는 것을 결정할 수 있다. 제어부를 통해 TB시각에서 리셋핀의 레벨 상태가 저레벨 상태에서 고레벨 상태로 변한 것으로 검출되면, 리셋핀이 저레벨을 출력하는 상태의 신호 지속시간을 추가로 결정할 수 있다. 상기 t2시간구간의 지속시간이 소정의 제1 임계값 이상이면서 제2 임계값보다 작은 것으로 결정되면, CPU에 웨이크업 명령을 발송할 수 있다.
t3시간구간에서, CPU가 TB시각에서 웨이크업 명령을 수신하면, 상기 웨이크업 명령에 따라 단일칩 컴퓨터 시스템이 슬립모드에서 작동모드로 진입하도록 전체 단일칩 컴퓨터 시스템을 웨이크업시킬 수 있다. CPU가 단일칩 컴퓨터 시스템을 웨이크업시킨 후에야, 단일칩 컴퓨터 시스템이 작동모드로 진입하므로, 단일칩 컴퓨터 시스템이 작동모드로 진입하는 시각은 CPU가 작동모드로 진입하는 시각보다 조금 늦거나, 또는 어느 정도의 시간지연이 있다.
t3시간구간에서, 제어부는 저레벨의 신호 지속시간을 계속하여 검출하고, 리셋핀의 레벨 상태가 저레벨 상태에서 고레벨 상태로 변한 것으로 검출되면 계시(또는, 계수)을 정지하고, 이에 따라, 전체 단일칩 컴퓨터 시스템은 슬립모드에서 웨이크업을 통해 작동모드로 진입하는 과정을 완료한다.
도 3b은 상기 제어부를 통해 단일칩 컴퓨터 시스템의 리셋을 트리거하는 구체적인 과정을 보여줬다. 도 3b에 도시된 바와 같이, 이해와 설명을 쉽게 하기 위해, 상기 과정을 t4, t5 및 t6 3개 시간구간으로 나눌 수 있다. 그 중, t4시간구간의 시작시간은 슬립모드 상태의 임의의 시각일 수 있고, 종료시간은 제어부가 리셋핀의 레벨 상태가 고레벨 상태에서 저레벨 상태로 변한 것을 검출한 시각(즉, 도면에 도시된 TA시각)일 수 있고; t5시간구간의 시작시간은 t4시간구간의 종료시간일 수 있고, 종료시간은 제어부가 리셋핀의 레벨 상태가 저레벨 상태에서 고레벨 상태로 변한 것을 검출한 시각(즉, 도면에 도시된 TC시각)일 수 있고; t6시간구간의 시작시간은 t5시간구간의 종료시간(즉, 도면에 도시된 TC시각)일 수 있고, 종료시간은 상기 단일칩 컴퓨터 시스템이 작동모드로 다시 진입한 후의 임의의 시각일 수 있다.
구체적으로, t4시간구간에서, 제어부를 통해 리셋핀의 레벨 상태가 고레벨 상태로 검출되면, 단일칩 컴퓨터가 작동모드 상태이거나, 또는 작동모드에서 슬립모드로 진입한 것으로 결정할 수 있다.
t5시간구간에서, 먼저 제어부를 통해 TA시각에서 리셋핀의 레벨 상태가 고레벨 상태에서 저레벨 상태로 변한 것을 검출하고, 이를 통해 단일칩 컴퓨터를 작동모드로 다시 진입시켜야 하는 것으로 결정할 수 있다. 제어부가 TC시각에서 리셋핀의 레벨 상태가 저레벨 상태에서 고레벨 상태로 변한 것을 검출하면, 리셋핀이 저레벨을 출력하는 상태의 신호 지속시간을 추가로 결정할 수 있다. 상기 t5시간구간의 지속시간이 소정의 제2 임계값 이상인 것으로 결정되면, 리셋 명령을 발송할 수 있다. 구체적으로, CPU에 제1 리셋 명령을 발송하고, 주변장치에 제2 리셋 명령을 발송한다.
t6시간구간에서, CPU 및 주변장치가 TC시각에서 각각 제1 리셋 명령 및 제2 리셋 명령을 수신하면, 상기 제1 리셋 명령 및 제2 리셋 명령에 따라 CPU 및 주변장치를 각각 리셋함으로써, 전체 단일칩 컴퓨터 시스템을 글로벌 리셋하여, 단일칩 컴퓨터 시스템을 슬립모드에서 작동모드로 진입시킨다. 따라서, 단일칩 컴퓨터 시스템이 리셋으로 진입하는 시각은 CPU가 리셋으로 진입하는 시각보다 조금 늦거나, 또는 어느 정도의 시간지연이 있다. CPU는 리셋을 거친 후 작동모드로 진입하고, 단일칩 컴퓨터 시스템은 리셋을 거친 후, 일련의 초기화 상태를 거친 후 작동모드로 진입한다.
t6시간구간에서, 제어부는 저레벨의 신호 지속시간을 지속적으로 검출하고, 리셋핀의 레벨 상태가 저레벨 상태에서 고레벨 상태로 변한 것으로 검출되면 계시(또는, 계수)을 정지하고, 이에 따라, 전체 단일칩 컴퓨터 시스템은 슬립모드에서 웨이크업을 통해 작동모드로 진입하는 과정을 완료한다.
상기 예시의 두 가지 방법을 통해, 제어부는 리셋 레벨의 신호 지속시간에 따라 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하고, 이에 따라 하나의 리셋핀을 통해 웨이크업 또는 리셋을 실현함으로써 단일칩 컴퓨터 시스템의 슬립모드에서 작동모드로 진입하는 기능을 실현했다.
본 발명의 실시예에서, CPU는 웨이크업 명령을 수신할 수도 있고, 리셋 명령(구체적으로, 제1 리셋 명령)을 수신할 수도 있으며, 서로 상이한 형태의 펄스신호를 통해 웨이크업 명령 및 리셋 명령을 구분할 수 있고, 상이한 제어경로를 통해 웨이크업 명령 및 리셋 명령을 전송할 수도 있다.
선택적으로, 상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 웨이크업 명령 및 상기 제1 리셋 명령을 구분하도록 상기 제1 펄스신호와 상기 제2 펄스신호의 파형은 서로 상이하다.
구체적으로, 상기 제어부는 하나의 제어경로를 통해 상이한 파형(또는, 상이한 형태)의 펄스신호(즉, 제1 펄스신호와 제2 펄스신호의 파형은 상이하다)를 출력함으로써, 웨이크업 명령과 제1 리셋 명령을 구분한다. 예를 들면, 제1 펄스신호는 2개의 연속적인 방형파일 수 있게 설정하고, 제2 펄스신호는 하나의 방형파일 수 있게 설정하거나, 또는, 제1 펄스신호는 삼각파일 수 있고, 제2 펄스신호는 방형파일 수 있고, 이를 통해 제1 펄스신호와 제2 펄스신호를 구분함으로써, 웨이크업 명령과 제1 리셋 명령을 구분하므로, 2개의 제어경로를 통해 명령을 각각 출력할 필요가 없다.
이해해야 할 것은, 상기 나열된 상이한 파형의 펄스신호는 예시적인 설명에 불과하고, 본 발명의 구성을 전혀 한정하지 않고, 본 발명도 이에 한정되지 않는다. 상이한 파형을 통해 제1 펄스신호와 제2 펄스신호를 구분함으로써 수신된 신호가 웨이크업 명령인지 제1 리셋 명령인지 결정할 수 있으며, 모두 본 발명의 보호범위에 해당한다.
선택적으로, 상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 제1 펄스신호와 상기 제2 펄스신호는 동일하고, 상기 제어부는 구체적으로 제1 제어경로를 통해 상기 제1 펄스신호를 발송하고, 제2 제어경로를 통해 상기 제2 펄스신호를 발송한다.
구체적으로, 다시 도 1을 참고하면, 제어부는 각각 2개의 상이한 제어경로를 통해 CPU에 상이한 명령을 발송한다. 즉, 제1 제어경로를 통해 웨이크업 명령을 발송하고, 제2 제어경로를 통해 제1 리셋 명령을 발송한다. CPU측에서, 상이한 제어경로는 CPU 중 상이한 인터페이스에 대응한다. 즉, CPU는 명령을 수신한 인터페이스를 통해 웨이크업시킬지 리셋할지 판단한다. 예시적으로, 상기 제1 펄스신호 및 제2 펄스신호는 도 2 또는 도 3에 도시된 바와 같은 방형파일 수 있다.
이해해야 할 것은, 상기 나열된 상이한 제어경로를 통해 동일한 펄스신호를 출력하거나, 또는 동일한 제어경로를 통해 상이한 펄스신호를 출력하는 방법, 및 상이한 펄스신호의 구체적인 형태는 모두 예시적인 설명이고, 본 발명의 구성을 한정해서는 안 되고, 본 발명도 이에 한정되지 않는다. 예를 들면, 제어부는 상이한 제어경로를 통해 상이한 펄스신호를 출력할 수도 있다.
도 4는 본 발명의 다른 일 실시예에 따른 단일칩 컴퓨터 시스템(100)의 개략적인 블록도를 보여줬다.
선택적으로, 도 4에 도시된 바와 같이, 상기 단일칩 컴퓨터 시스템(100) 중의 제어부(120)는 리셋펄스폭 검출기(121) 및 리셋 제어부(122)를 포함한다. 리셋펄스폭 검출기는 CPU(130)와 연결될 수 있고, 리셋 제어부는 각각 CPU(130) 및 주변장치와 연결될 수 있다.
그 중, 리셋펄스폭 검출기(121)는 리셋핀(110)이 출력하는 리셋 레벨의 신호 지속시간을 검출하고, 상기 리셋 레벨의 신호 지속시간에 따라 CPU(130)에 웨이크업 명령을 발송하여, CPU(130)를 트리거하여 단일칩 컴퓨터 시스템(100)을 웨이크업시키거나, 또는, 리셋 제어부(122)에 제3 리셋 명령을 발송하여, 상기 리셋 제어부(122)를 트리거하여 상기 단일칩 컴퓨터 시스템(100)을 리셋할 수 있고, 리셋 제어부(122)는 상기 제3 리셋 명령에 따라 CPU(130)에 제1 리셋 명령을 발송하고, 주변장치(140)에 제2 리셋 명령을 발송할 수 있다.
이해할 수 있는 것은, 단일칩 컴퓨터의 리셋 방법은 파워온 리셋, 소프트 리셋 등 다양하다. 리셋 제어부는 모든 리셋 명령을 모두 수집한 다음 CPU에 명령을 발송하는 모듈로 이해할 수 있다. 다시 말하면, 리셋 제어부는 리셋과 관련된 하나의 글로벌 제어 모듈로 이해할 수 있다.
구체적으로, 리셋펄스폭 검출기(121)는 제1 제어경로를 통해 CPU(130)에 웨이크업 명령(예를 들면, 제1 펄스신호)을 발송할 수 있다. 리셋제어부(122)는 제2 제어경로를 통해 CPU(130)에 제1 리셋 명령(예를 들면, 제2 펄스신호)을 발송하여, CPU(130)의 리셋을 트리거할 수 있고, 제3 제어경로를 통해 주변장치(140)에 제2 리셋 명령을 발송하여, 주변장치(140)의 리셋을 트리거할 수 있다.
따라서, 본 발명의 실시예의 단일칩 컴퓨터 시스템은, 제어부를 통해 리셋 레벨의 신호 지속시간을 검출하고, 신호 지속시간에 따라 웨이크업 명령 또는 리셋 명령을 발송하여, 단일칩 컴퓨터 시스템을 웨이크업 또는 리셋함으로써, 시스템 자원을 증가시키지 않으면서 하나의 리셋핀을 통해 웨이크업 또는 리셋 두 가지 기능을 동시에 실현함으로써, 시스템 비용 및 PCB 공간을 절약했다.
이상, 도 1 내지 도 4를 결합하여 본 발명의 실시예에 따른 단일칩 컴퓨터 시스템을 상세하게 설명했다. 이하, 도 5를 결합하여 본 발명의 실시예에 따른 단일칩 컴퓨터를 위한 리셋 방법을 상세하게 설명한다.
도 5는 본 발명의 일 실시예에 따른 단일칩 컴퓨터를 위한 리셋 방법(400)의 개략적인 흐름도이다. 상기 리셋 방법(400)은 리셋핀, 제어부, CPU 및 주변장치를 포함하는 단일칩 컴퓨터 시스템에 적용될 수 있고, 상기 단일칩 컴퓨터 시스템은 리셋핀의 일단을 통해 주제어시스템과 연결되고, 상기 리셋핀의 타단은 제어부와 연결되고, 상기 제어부는 각각 CPU 및 주변장치와 연결된다. 구체적으로, 상기 리셋 방법(400)은 상술한 단일칩 컴퓨터 시스템(100)에 의해 수행된다.
도 5에 도시된 바와 같이, 상기 리셋 방법(400)은,
상기 주제어시스템은 상기 리셋핀이 리셋 레벨을 출력하도록 제어하는 단계(S410);
상기 제어부는 상기 리셋핀이 출력한 상기 리셋 레벨의 신호 지속시간을 검출하는 단계(S420);
상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계(S430);를 포함하되, 웨이크업을 위한 신호 지속시간과 리셋을 위한 신호 지속시간은 서로 상이하다.
선택적으로, 상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계(S430)는,
제어부는 제1 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 웨이크업 명령을 발송하고, 상기 웨이크업 명령은 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키는 단계, 상기 제1 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제1 시간구간의 지속시간은 소정의 제1 임계값임;
상기 제어부는 제2 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 제1 리셋 명령 및 제2 리셋 명령을 포함하는 리셋 명령을 발송하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거하는 단계, 상기 제2 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제2 시간구간의 지속시간은 소정의 제2 임계값임;를 포함한다. 선택적으로, 상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계(S430)는,
상기 제어부는 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간과 종료시간 사이의 지속시간이 소정의 제1 임계값 이상이면서 소정의 제2 임계값보다 작은 것으로 검출되면, 상기 웨이크업 명령을 발송하고, 상기 웨이크업 명령은 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키는 단계, 상기 제2 임계값은 상기 제1 임계값보다 큼; 또는,
상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간과 종료시간 사이의 지속시간이 상기 제2 임계값 이상인 것으로 검출되면, 제1 리셋 명령 및 상기 제2 리셋 명령을 포함하는 상기 리셋 명령을 발송하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거하는 단계;를 포함한다.
선택적으로, 상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 제1 펄스신호와 상기 제2 펄스신호는 서로 상이하다.
선택적으로, 상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 제1 펄스신호와 상기 제2 펄스신호는 동일하고,
상기 웨이크업 명령을 발송하는 단계는,
제1 제어경로를 통해 상기 제1 펄스신호를 발송하는 단계;를 포함하고
상기 제1 리셋 명령을 발송하는 단계는,
제2 제어경로를 통해 상기 제2 펄스신호를 발송하는 단계;를 포함한다.
선택적으로, 상기 제어부는 리셋펄스폭 검출기 및 리셋 제어부를 포함하고,
상기 제어부는 상기 리셋핀이 출력한 상기 리셋 레벨의 신호 지속시간을 검출하는 단계(S420)는,
상기 리셋펄스폭 검출기가 상기 리셋핀이 출력한 상기 리셋 레벨의 신호 지속시간을 검출하는 단계;를 포함하고
상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계(S430)는,
상기 리셋펄스폭 검출기는 상기 리셋 레벨의 신호 지속시간에 따라 상기 CPU에 웨이크업 명령을 발송하여, 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키거나, 또는, 상기 리셋 제어부에 제3 리셋 명령을 발송하여, 상기 리셋 제어부를 트리거하여 상기 단일칩 컴퓨터 시스템을 리셋하는 단계;
상기 리셋 제어부는 상기 제3 리셋 명령에 따라, 상기 CPU에 상기 제1 리셋 명령을 발송하고, 상기 주변장치에 상기 제2 리셋 명령을 발송하고, 상기 제1 리셋 명령은 상기 CPU의 리셋을 트리거하고, 상기 제2 리셋 명령은 상기 주변장치의 리셋을 트리거하는 단계;를 포함한다. 따라서, 본 발명의 실시예에 따른 단일칩 컴퓨터의 리셋 방법은, 제어부를 통해 리셋 레벨의 신호 지속시간을 검출하고, 신호 지속시간에 따라 웨이크업 명령 또는 리셋 명령을 발송하여, 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 결정함으로써, 시스템 자원을 증가시키지 않으면서 하나의 리셋핀을 통해 웨이크업 또는 리셋 두 가지 기능을 실현했다.
이해해야 할 것은, 본 발명의 실시예에 따른 단일칩 컴퓨터를 위한 리셋 방법(400) 중 각 단계 또는 절차는, 본 발명의 실시예 중의 단일칩 컴퓨터 시스템(100)의 각각의 모듈의 상술한 및 기타 조작 및/또는 기능에 대응할 수 있고, 간결함을 위해 설명을 생략한다.
본 발명의 다양한 실시예에서, 상기 각 과정의 순번의 크기는 실행 순서의 선후를 의미하지 않으며, 각 과정의 실행 순서는 그 기능과 내재적 논리에 따라 결정되며, 본 발명의 실시예의 실시 과정에 대해 어떠한 한정도 해서는 안 된다는 점을 이해해야 한다.
당업자는 본문에서 공개한 실시예에서 설명한 각 예시의 유닛 및 연산 단계를 결합하면, 전자식 하드웨어, 또는 컴퓨터 소프트웨어와 전자 하드웨어의 조합으로 실현할 수 있다는 것을 이해할 수 있을 것이다. 이러한 기능을 하드웨어 방식 아니면 소프트웨어 방식으로 실행할지는 기술방안의 특정 응용 및 설계 규제 조건에 의해 결정된다. 당업자는 각각의 특정 응용에 따라 서로 다른 방법으로 상기 기능을 실현할 수 있으나, 이러한 실현을 본 발명의 범위를 초과한 것으로 판단해서는 안 된다.
설명의 편의 및 간결함을 위해, 상술한 시스템, 장치 및 유닛의 구체적인 작동 과정은, 상기 방법의 실시예의 대응 과정을 참조할 수 있음을 당업자는 이해할 것이며, 이에 대해서는 더 이상 설명하지 않는다.
본 발명에서 제공한 여러 실시예에서 개시된 시스템, 장치 및 방법은 다른 방식으로도 실행될 수 있음은 물론이다. 예를 들어 상술한 장치의 실시예는 단지 예시적인 것이며, 예를 들어 상기 유닛의 구분은 단지 논리적 기능을 구분한 것이며, 실제 실현할 때 다르게 구분할 수 있다. 예를 들어, 복수의 유닛 또는 구성 요소는 다른 시스템에 결합시키거나 또는 통합시킬 수 있거나, 또는 일부 특징을 생략하거나 또는 실행하지 않을 수도 있다. 또한, 도시되었거나 또는 논의된 상호 결합 또는 직접 결합 또는 통신 접속은 일부의 인터페이스를 통해 실현될 수 있으며, 장치 또는 유닛 간의 간접 결합 또는 통신 접속은, 전기적으로, 기계적으로 또는 다른 형태로 실현될 수 있다.
상기 분리 부재로 설명되는 유닛은, 물리적으로 분리되는 것일 수도 있고, 아닐 수도 있으며, 유닛으로 도시된 부재들은 물리적 유닛일 수도 있고 아닐 수도 있으며, 한 곳에 위치하거나 또는 복수의 네트워크 유닛 상에 분포될 수도 있다. 실제의 필요에 따라 이러한 유닛 중 일부 또는 전체를 선택하여 본 실시예 방안의 목적을 실현할 수 있다.
또한, 본 발명의 각 실시예에서의 각 기능 유닛은 하나의 처리 유닛에 통합시킬 수 있으며, 또한 각 유닛은 물리적으로 단독으로 존재할 수도 있으며, 또한 2개 이상의 유닛을 하나의 유닛에 통합시킬 수도 있다.
상기 기능을 소프트웨어 기능 유닛의 형태로 실현하거나 독립 제품으로서 판매 또는 사용할 경우, 컴퓨터 판독 가능 저장 매체에 저장할 수 있다. 이러한 이해를 바탕으로, 본 발명의 기술방안은 본질적으로 또는 종래 기술에 대해 기여하는 부분 또는 상기 기술방안의 일부는 소프트웨어 제품의 형태로 구현될 수 있다. 상기 컴퓨터 소프트웨어 제품은 저장 매체에 저장되며, 컴퓨터 장치(예를 들면 퍼스널 컴퓨터, 서버, 또는 네트워크 장치 등)가 본 발명의 각 실시예의 상기 방법의 일부 또는 전부 단계를 수행하도록 복수의 명령을 포함한다. 상술한 저장 매체는 USB플래시 디스크, 모바일 하드디스크, ROM(Read-Only-Memory), RAM(Random Access Memory), 자기 디스크 또는 광 디스크 등 각종 프로그램 코드를 저장할 수 있는 매체를 포함한다.
상술한 내용은 본 발명의 구체적 실시 방식에 불과하며, 본 발명의 보호범위는 이에 한정되지 않고, 당업자가 본 발명에 의해 공개된 기술 범위 내에서 다양한 등가 변경 또는 대체를 쉽게 생각해 낼 수 있고, 이러한 변경 또는 대체는 모두 본 발명의 보호범위에 포함되어야 한다. 따라서, 본 발명의 보호범위는 청구범위를 기준으로 해야 한다.

Claims (14)

  1. 단일칩 컴퓨터 시스템에 있어서,
    리셋핀, 제어부, CPU 및 주변장치를 포함하고,
    상기 단일칩 컴퓨터 시스템은 상기 리셋핀의 일단을 통해 주제어시스템과 연결되고, 상기 리셋핀의 타단은 상기 제어부와 연결되고, 상기 제어부는 상기 CPU 및 상기 주변장치와 연결되고,
    상기 주제어시스템은 상기 리셋핀이 리셋 레벨을 출력하도록 제어하고,
    상기 제어부는 상기 리셋핀이 출력한 리셋 레벨의 신호 지속시간을 검출하고, 상기 리셋 레벨의 신호 지속시간에 따라 단일칩 컴퓨터의 웨이크업 또는 리셋을 트리거하고, 웨이크업 트리거를 위한 신호 지속시간과 리셋 트리거를 위한 신호 지속시간은 서로 상이하고,
    상기 제어부는 구체적으로, 제1 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 웨이크업 명령을 발송하고, 상기 웨이크업 명령은 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키고, 상기 제1 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제1 시간구간의 지속시간은 소정의 제1 임계값이고;
    제2 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 리셋 명령을 발송하고, 상기 리셋 명령은 제1 리셋 명령 및 제2 리셋 명령을 포함하고, 상기 제1 리셋 명령은 상기 CPU를 트리거하고, 상기 제2 리셋 명령은 상기 주변장치를 트리거하고, 상기 제2 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제2 시간구간의 지속시간은 소정의 제2 임계값인, 단일칩 컴퓨터 시스템.
  2. 제1항에 있어서,
    상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 웨이크업 명령 및 상기 제1 리셋 명령을 구분하도록 상기 제1 펄스신호와 상기 제2 펄스신호의 파형은 서로 상이한, 단일칩 컴퓨터 시스템.
  3. 제1항에 있어서,
    상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 제1 펄스신호와 상기 제2 펄스신호는 동일하고, 상기 제어부는 구체적으로 제1 제어경로를 통해 상기 제1 펄스신호를 발송하고, 제2 제어경로를 통해 상기 제2 펄스신호를 발송하는, 단일칩 컴퓨터 시스템.
  4. 제1항에 있어서,
    상기 제어부는 리셋펄스폭 검출기 및 리셋 제어부를 포함하고,
    상기 리셋펄스폭 검출기는 상기 리셋핀이 출력한 리셋 레벨의 신호 지속시간을 검출하고, 상기 리셋 레벨의 신호 지속시간에 따라 상기 CPU에 웨이크업 명령을 발송하여, 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키거나, 또는, 상기 리셋 제어부에 제3 리셋 명령을 발송하여, 상기 리셋 제어부를 트리거하여 상기 단일칩 컴퓨터 시스템을 리셋하고;
    상기 리셋 제어부는 상기 제3 리셋 명령에 기초하여, 상기 CPU에 제1 리셋 명령을 발송하고, 상기 주변장치에 제2 리셋 명령을 발송하는, 단일칩 컴퓨터 시스템.
  5. 제1항에 있어서,
    상기 제어부는 리셋펄스폭 검출기 및 리셋 제어부를 포함하고,
    상기 리셋펄스폭 검출기는 상기 리셋핀이 출력한 리셋 레벨의 신호 지속시간을 검출하고, 상기 리셋 레벨의 신호 지속시간에 따라 상기 CPU에 웨이크업 명령을 발송하여, 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키거나, 또는, 상기 리셋 제어부에 제3 리셋 명령을 발송하여, 상기 리셋 제어부를 트리거하여 상기 단일칩 컴퓨터 시스템을 리셋하는, 단일칩 컴퓨터 시스템.
  6. 제5항에 있어서,
    상기 리셋 제어부는 상기 제3 리셋 명령에 기초하여, 상기 CPU에 제1 리셋 명령을 발송하고, 상기 주변장치에 제2 리셋 명령을 발송하고, 상기 제1 리셋 명령은 상기 CPU를 트리거하고, 상기 제2 리셋 명령은 상기 주변장치를 트리거하는, 단일칩 컴퓨터 시스템.
  7. 리셋핀, 제어부, CPU 및 주변장치를 포함하는 단일칩 컴퓨터 시스템을 위한 리셋 방법에 있어서,
    상기 단일칩 컴퓨터 시스템은 상기 리셋핀의 일단을 통해 주제어시스템과 연결되고, 상기 리셋핀의 타단은 상기 제어부와 연결되고, 상기 제어부는 상기 CPU 및 상기 주변장치와 연결되고, 상기 리셋 방법은,
    상기 주제어시스템은 상기 리셋핀이 리셋 레벨을 출력하도록 제어하는 단계;
    상기 제어부는 상기 리셋핀이 출력한 상기 리셋 레벨의 신호 지속시간을 검출하는 단계; 및
    상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계
    를 포함하되,
    웨이크업을 위한 신호 지속시간과 리셋을 위한 신호 지속시간은 서로 상이하고,
    상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계는,
    상기 제어부는 제1 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 웨이크업 명령을 발송하고, 상기 웨이크업 명령은 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키는 단계 - 상기 제1 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제1 시간구간의 지속시간은 소정의 제1 임계값임 -; 및
    상기 제어부는 제2 시간구간 내에서 상기 리셋핀이 상기 리셋 레벨을 지속적으로 출력하는 것으로 검출되면, 제1 리셋 명령 및 제2 리셋 명령을 포함하는 리셋 명령을 발송하고, 상기 제1 리셋 명령은 상기 CPU를 트리거하고, 상기 제2 리셋 명령은 상기 주변장치를 트리거하는 단계 - 상기 제2 시간구간의 시작시간은 상기 리셋핀이 상기 리셋 레벨을 출력하는 시작시간이고, 상기 제2 시간구간의 지속시간은 소정의 제2 임계값임 -;
    를 포함하는, 단일칩 컴퓨터 시스템을 위한 리셋 방법.
  8. 제7항에 있어서,
    상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 웨이크업 명령 및 상기 제1 리셋 명령을 구분하도록 상기 제1 펄스신호와 상기 제2 펄스신호의 파형은 서로 상이한, 단일칩 컴퓨터 시스템을 위한 리셋 방법.
  9. 제7항에 있어서,
    상기 웨이크업 명령은 제1 펄스신호이고, 상기 제1 리셋 명령은 제2 펄스신호이고, 상기 제1 펄스신호와 상기 제2 펄스신호는 동일하고,
    상기 웨이크업 명령을 발송하는 단계는,
    제1 제어경로를 통해 상기 제1 펄스신호를 발송하는 단계를 포함하고,
    상기 제1 리셋 명령을 발송하는 단계는,
    제2 제어경로를 통해 상기 제2 펄스신호를 발송하는 단계를 포함하는, 단일칩 컴퓨터 시스템을 위한 리셋 방법.
  10. 제7항에 있어서,
    상기 제어부는 리셋펄스폭 검출기 및 리셋 제어부를 포함하고,
    상기 제어부는 상기 리셋핀이 출력한 상기 리셋 레벨의 신호 지속시간을 검출하는 단계는,
    상기 리셋펄스폭 검출기가 상기 리셋핀이 출력한 리셋 레벨의 상기 신호 지속시간을 검출하는 단계를 포함하고
    상기 제어부는 상기 리셋 레벨의 신호 지속시간에 따라, 상기 단일칩 컴퓨터 시스템의 웨이크업 또는 리셋을 트리거하는 단계는,
    상기 리셋펄스폭 검출기는 상기 리셋 레벨의 신호 지속시간에 따라 상기 CPU에 상기 웨이크업 명령을 발송하여, 상기 CPU를 트리거하여 상기 단일칩 컴퓨터 시스템을 웨이크업시키거나, 또는, 상기 리셋 제어부에 제3 리셋 명령을 발송하여, 상기 리셋 제어부를 트리거하여 상기 단일칩 컴퓨터 시스템을 리셋하는 단계; 및
    상기 리셋 제어부는 상기 제3 리셋 명령에 따라, 상기 CPU에 제1 리셋 명령을 발송하고, 상기 주변장치에 상기 제2 리셋 명령을 발송하는 단계
    를 포함하는, 단일칩 컴퓨터 시스템을 위한 리셋 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
KR1020177032338A 2016-09-21 2016-09-21 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법 KR102020997B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2016/099598 WO2018053714A1 (zh) 2016-09-21 2016-09-21 一种单片机系统和用于单片机系统的复位方法

Publications (2)

Publication Number Publication Date
KR20180044845A KR20180044845A (ko) 2018-05-03
KR102020997B1 true KR102020997B1 (ko) 2019-09-11

Family

ID=58285428

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177032338A KR102020997B1 (ko) 2016-09-21 2016-09-21 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법

Country Status (5)

Country Link
US (1) US11016548B2 (ko)
EP (1) EP3324269B1 (ko)
KR (1) KR102020997B1 (ko)
CN (1) CN106489109A (ko)
WO (1) WO2018053714A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3480608B1 (en) * 2017-09-19 2021-01-13 Shenzhen Goodix Technology Co., Ltd. Method and system for measuring power-on reset time
IT201800005511A1 (it) * 2018-05-18 2019-11-18 Circuito di reset, dispositivo e procedimento corrispondenti
CN109407577B (zh) * 2018-09-30 2021-05-25 珠海格力电器股份有限公司 一种唤醒电路、唤醒方法以及电饭煲
CN112583403B (zh) * 2020-12-11 2022-09-23 重庆西南集成电路设计有限责任公司 用锁相环锁定指示唤醒停止状态下的单片机的电路和方法
CN112748788A (zh) * 2020-12-31 2021-05-04 美智光电科技股份有限公司 复位方法和装置、单片机装置、门锁和可读存储介质
CN113296433A (zh) * 2021-04-28 2021-08-24 成都秦川物联网科技股份有限公司 一种单片机复位方法
CN113300743B (zh) * 2021-05-21 2022-04-08 广东天波信息技术股份有限公司 一种nfc服务装置及电子设备
CN116320147B (zh) * 2023-02-17 2023-11-17 荣耀终端有限公司 一种唤醒方法及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080030245A1 (en) 2006-08-03 2008-02-07 Seagate Technology Llc System-wide reset of multiple electronic devices
US20150339257A1 (en) 2012-05-31 2015-11-26 Phonak Ag System and method for master-slave data transmission based on a flexible serial bus for use in hearing devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0973404A (ja) * 1995-09-07 1997-03-18 Kansei Corp ウオッチドッグタイマ回路
DE10223773B4 (de) * 2002-05-28 2004-04-01 Infineon Technologies Ag Schaltungsanordnung und Verfahren zur Überwachung eines Mikrocontrollers
CN100590601C (zh) * 2006-09-29 2010-02-17 联想(北京)有限公司 计算机低温加固系统和方法
US7610439B2 (en) 2007-02-09 2009-10-27 Broadcom Corporation Method and system for hardware implementation of resetting an external two-wired EEPROM
CN201035573Y (zh) * 2007-02-14 2008-03-12 上海海尔集成电路有限公司 一种闪存微控制器
CN101706674A (zh) * 2009-11-20 2010-05-12 西安信唯信息科技有限公司 基于单片机唤醒功能的低功耗定时方法
CN102270029A (zh) * 2011-07-21 2011-12-07 曙光信息产业(北京)有限公司 一种龙芯刀片主板热启动的方法
CN102508533B (zh) * 2011-09-21 2014-07-09 迈普通信技术股份有限公司 一种复位控制装置和方法
GB201203018D0 (en) * 2012-02-22 2012-04-04 Nordic Semiconductor Asa Input controller
CN103105915B (zh) * 2013-02-18 2016-02-03 广东欧珀移动通信有限公司 一种智能终端的复位方法及系统
US9651676B2 (en) 2013-10-09 2017-05-16 Samsung Electronics Co., Ltd. Digital real time clock monitor for a GNSS receiver and single pin signalling for power-on reset and wake-up interrupt
US9841795B2 (en) * 2014-09-22 2017-12-12 Nxp Usa, Inc. Method for resetting an electronic device having independent device domains
CN104317728B (zh) * 2014-10-13 2018-03-23 大唐移动通信设备有限公司 一种安全复位存储设备的方法和装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080030245A1 (en) 2006-08-03 2008-02-07 Seagate Technology Llc System-wide reset of multiple electronic devices
US20150339257A1 (en) 2012-05-31 2015-11-26 Phonak Ag System and method for master-slave data transmission based on a flexible serial bus for use in hearing devices

Also Published As

Publication number Publication date
WO2018053714A1 (zh) 2018-03-29
EP3324269B1 (en) 2020-06-24
EP3324269A1 (en) 2018-05-23
US20180081411A1 (en) 2018-03-22
US11016548B2 (en) 2021-05-25
EP3324269A4 (en) 2018-05-23
CN106489109A (zh) 2017-03-08
KR20180044845A (ko) 2018-05-03

Similar Documents

Publication Publication Date Title
KR102020997B1 (ko) 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법
CN107678534B (zh) 处理事件信号的方法及执行该方法的基于事件的传感器
CN109388225B (zh) 按键触发节能控制方法、存储介质、控制装置及其终端
US10713875B2 (en) Low power credential detection device for access control system
EP3460630B1 (en) False-touch-wakeup prevention apparatus and method, intelligent terminal and computer storage medium
US10719331B2 (en) Stand-by mode of an electronic circuit
US9507372B2 (en) Out-of-band signal detection by host interfaces of storage modules
CN104850417B (zh) 一种信息处理的方法及电子设备
US9772650B2 (en) Solving unstable universal asynchronous receive transmit (UART) communication between a power manager and a universal serial bus (USB)-bridge device
US10055193B2 (en) Data transfer between clock domains
US8954717B2 (en) System capable of booting through a universal serial bus device and method thereof
TW201447762A (zh) 具有系統修改控制機制之電子系統及其操作方法
US7103692B2 (en) Method and apparatus for an I/O controller to alert an external system management controller
US7596792B2 (en) Method and system for supporting a plurality of event types
KR20150110672A (ko) 메모리 디바이스에 대한 전력 관리
KR101356700B1 (ko) 인터럽트 발생의 인식 방법
US8698531B1 (en) Integrated circuit with automatic configuration and method thereof
CN110750151A (zh) 电脑唤醒方法及电脑节电方法
JP2001337736A (ja) コンピュータシステム
CN102081510A (zh) 一种桌面分割系统自适应配置方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant