JP2003256194A - 乱数データ発生回路 - Google Patents
乱数データ発生回路Info
- Publication number
- JP2003256194A JP2003256194A JP2002059270A JP2002059270A JP2003256194A JP 2003256194 A JP2003256194 A JP 2003256194A JP 2002059270 A JP2002059270 A JP 2002059270A JP 2002059270 A JP2002059270 A JP 2002059270A JP 2003256194 A JP2003256194 A JP 2003256194A
- Authority
- JP
- Japan
- Prior art keywords
- random number
- number data
- generation circuit
- data generation
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/588—Random number generators, i.e. based on natural stochastic processes
Abstract
(57)【要約】
【課題】 信頼性の高い乱数データを効率的に生成する
乱数データ発生回路を提供する。 【解決手段】 複数の発振ユニット１０と、複数の発振
ユニット１０の全てがそれぞれ所定回数発振したとき
に、少なくとも一つの発振ユニット１０において生成さ
れた乱数データＤＡＴＡを出力させるためのAND回路５
を備えたことを特徴とする乱数データ発生回路を提供す
る。
乱数データ発生回路を提供する。 【解決手段】 複数の発振ユニット１０と、複数の発振
ユニット１０の全てがそれぞれ所定回数発振したとき
に、少なくとも一つの発振ユニット１０において生成さ
れた乱数データＤＡＴＡを出力させるためのAND回路５
を備えたことを特徴とする乱数データ発生回路を提供す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、任意のタイミング
でデータを出力する乱数データ発生回路に関するもので
ある。
でデータを出力する乱数データ発生回路に関するもので
ある。
【０００２】
【従来の技術】従来より、発振回路を使用することによ
って任意のタイミングでデータ（乱数データ）を出力す
る乱数データ発生回路が考案されている。ここで、該乱
数データ発生回路は、該出力タイミングのばらつきを利
用して乱数データを生成するもので、該乱数データを使
用することによりシステム全体のセキュリティが高めら
れる。
って任意のタイミングでデータ（乱数データ）を出力す
る乱数データ発生回路が考案されている。ここで、該乱
数データ発生回路は、該出力タイミングのばらつきを利
用して乱数データを生成するもので、該乱数データを使
用することによりシステム全体のセキュリティが高めら
れる。
【０００３】なお、該出力タイミングのばらつきを十分
担保するために、乱数データを出力する周期は該発振回
路の発振周期より十分に長くされる。
担保するために、乱数データを出力する周期は該発振回
路の発振周期より十分に長くされる。
【０００４】ここで、該乱数データが論理回路で用いら
れる場合には、上記乱数データ発生回路は該論理回路の
システムクロック信号に同期して該発振回路で生成され
た信号をラッチし、ラッチした該信号を乱数データとし
て出力する。
れる場合には、上記乱数データ発生回路は該論理回路の
システムクロック信号に同期して該発振回路で生成され
た信号をラッチし、ラッチした該信号を乱数データとし
て出力する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記発
振回路の発振周期は電源電圧の変化等に対して不安定で
あるため、該ラッチ動作の１周期内で上記のようにある
値以上の振動回数を確保することによって該出力タイミ
ングのばらつきを十分担保するためには、該ラッチ動作
の周期を必要以上に長くする必要があった。
振回路の発振周期は電源電圧の変化等に対して不安定で
あるため、該ラッチ動作の１周期内で上記のようにある
値以上の振動回数を確保することによって該出力タイミ
ングのばらつきを十分担保するためには、該ラッチ動作
の周期を必要以上に長くする必要があった。
【０００６】また、従来においては、乱数データのデー
タ量を増大させるために、上記のような発振回路が並設
されるが、いずれか一つの該発振回路が何らかの要因で
停止してしまった場合には、該発振回路により生成され
る乱数データのレベルが固定されてしまうため、該発振
回路を含むシステムのセキュリティが十分保証されない
という問題もある。
タ量を増大させるために、上記のような発振回路が並設
されるが、いずれか一つの該発振回路が何らかの要因で
停止してしまった場合には、該発振回路により生成され
る乱数データのレベルが固定されてしまうため、該発振
回路を含むシステムのセキュリティが十分保証されない
という問題もある。
【０００７】本発明は上記のような問題を解決するため
になされたもので、信頼性の高い乱数データを効率的に
生成する乱数データ発生回路を提供することを目的とす
る。
になされたもので、信頼性の高い乱数データを効率的に
生成する乱数データ発生回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の目的は、乱数デ
ータを発生する乱数データ発生回路であって、複数の発
振手段と、複数の発振手段の全てがそれぞれ所定回数発
振したときに、少なくとも一つの発振手段において生成
されたデータを乱数データとして出力させる出力タイミ
ング制御手段とを備えたことを特徴とする乱数データ発
生回路を提供することにより達成される。
ータを発生する乱数データ発生回路であって、複数の発
振手段と、複数の発振手段の全てがそれぞれ所定回数発
振したときに、少なくとも一つの発振手段において生成
されたデータを乱数データとして出力させる出力タイミ
ング制御手段とを備えたことを特徴とする乱数データ発
生回路を提供することにより達成される。
【０００９】このような手段によれば、乱数データの発
生（出力）を、複数の発振手段における発振状態に応じ
て初めて決定されるものとすることができる。
生（出力）を、複数の発振手段における発振状態に応じ
て初めて決定されるものとすることができる。
【００１０】ここで、上記出力タイミング制御手段は、
例えば、複数の発振手段の各々に対応して設けられ発振
手段の発振回数を計数して所定回数に達したときに活性
化信号を出力する複数の計数手段と、複数の計数手段か
ら出力される信号の論理積を演算する論理積演算手段と
を含み、論理積演算手段は演算結果に応じて少なくとも
一つの発振手段に乱数データを出力させるものとするこ
とにより容易に構成することができる。
例えば、複数の発振手段の各々に対応して設けられ発振
手段の発振回数を計数して所定回数に達したときに活性
化信号を出力する複数の計数手段と、複数の計数手段か
ら出力される信号の論理積を演算する論理積演算手段と
を含み、論理積演算手段は演算結果に応じて少なくとも
一つの発振手段に乱数データを出力させるものとするこ
とにより容易に構成することができる。
【００１１】また、各々の計数手段は、最初に所定回数
を計数したときに、初期設定された所定回数を減少させ
ることにより、発振手段の動作開始時だけ乱数データの
発生タイミングを遅らせることができる。
を計数したときに、初期設定された所定回数を減少させ
ることにより、発振手段の動作開始時だけ乱数データの
発生タイミングを遅らせることができる。
【００１２】また、各々の発振手段は、強度が周波数に
対して一様な雑音を発生させる雑音発生手段と、雑音発
生手段により発生された雑音を増幅する増幅手段とを含
み、増幅手段により増幅された信号に応じて発振するも
のとすれば、乱数データのランダム性を確保することが
できる。
対して一様な雑音を発生させる雑音発生手段と、雑音発
生手段により発生された雑音を増幅する増幅手段とを含
み、増幅手段により増幅された信号に応じて発振するも
のとすれば、乱数データのランダム性を確保することが
できる。
【００１３】ここで、各々の発振手段は正帰還の差動増
幅手段を含み、差動増幅手段から出力された信号に応じ
て発振するものとすれば、回路規模を低減することがで
きる。
幅手段を含み、差動増幅手段から出力された信号に応じ
て発振するものとすれば、回路規模を低減することがで
きる。
【００１４】また、各々の発振手段は、差動増幅手段か
ら出力された信号に応じて動作不良を検出する不良検出
手段をさらに含み、出力タイミング制御手段は、不良検
出手段により動作不良が検出された場合に乱数データの
出力を禁止するものとすれば、差動増幅手段に動作不良
が生じた場合には、乱数の発生を自動的に中断すること
ができる。
ら出力された信号に応じて動作不良を検出する不良検出
手段をさらに含み、出力タイミング制御手段は、不良検
出手段により動作不良が検出された場合に乱数データの
出力を禁止するものとすれば、差動増幅手段に動作不良
が生じた場合には、乱数の発生を自動的に中断すること
ができる。
【００１５】また、強度が周波数に対して一様な雑音を
発生させる雑音発生手段と、雑音発生手段により発生さ
れた雑音を増幅する増幅手段とをさらに備え、各々の発
振手段は正帰還の差動増幅手段を含み、差動増幅手段か
ら出力された信号及び増幅手段により増幅された信号に
応じて発振するものとすれば、増幅手段により増幅され
た信号と差動増幅手段から出力された信号の双方により
発振手段における発振のランダム性を確保することがで
きる。
発生させる雑音発生手段と、雑音発生手段により発生さ
れた雑音を増幅する増幅手段とをさらに備え、各々の発
振手段は正帰還の差動増幅手段を含み、差動増幅手段か
ら出力された信号及び増幅手段により増幅された信号に
応じて発振するものとすれば、増幅手段により増幅され
た信号と差動増幅手段から出力された信号の双方により
発振手段における発振のランダム性を確保することがで
きる。
【００１６】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。 [実施の形態１]図１は、本発明の実施の形態１に係る乱
数データ発生回路の構成を示す図である。図１に示され
るように、本発明の実施の形態１に係る乱数データ発生
回路は、ＣＰＵ１と論理回路３、ＡＮＤ回路５、及び複
数の発振ユニット１０を備える。そして、各発振ユニッ
ト１０は増幅器１１と電圧制御発振器（ＶＣＯ）１２、
分周器１３、二つのカウンタ１４，１５、遅延フリップ
フロップ１６、及び抵抗１７を含む。
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。 [実施の形態１]図１は、本発明の実施の形態１に係る乱
数データ発生回路の構成を示す図である。図１に示され
るように、本発明の実施の形態１に係る乱数データ発生
回路は、ＣＰＵ１と論理回路３、ＡＮＤ回路５、及び複
数の発振ユニット１０を備える。そして、各発振ユニッ
ト１０は増幅器１１と電圧制御発振器（ＶＣＯ）１２、
分周器１３、二つのカウンタ１４，１５、遅延フリップ
フロップ１６、及び抵抗１７を含む。
【００１７】上記において、論理回路３はＣＰＵ１に接
続され、複数の発振ユニット１０は論理回路３に接続さ
れる。また、増幅器１１のプラス及びマイナスの入力端
の間には抵抗１７が接続され、増幅器１１の出力端には
ＶＣＯ１２及びカウンタ１４が接続される。そして、Ｖ
ＣＯ１２には分周器１３が接続され、分周器１３の出力
ノードにはカウンタ１５及び遅延フリップフロップ１６
が接続される。
続され、複数の発振ユニット１０は論理回路３に接続さ
れる。また、増幅器１１のプラス及びマイナスの入力端
の間には抵抗１７が接続され、増幅器１１の出力端には
ＶＣＯ１２及びカウンタ１４が接続される。そして、Ｖ
ＣＯ１２には分周器１３が接続され、分周器１３の出力
ノードにはカウンタ１５及び遅延フリップフロップ１６
が接続される。
【００１８】また、カウンタ１４及びカウンタ１５の出
力ノードがＡＮＤ回路５の入力端に接続され、ＡＮＤ回
路５の出力端は論理回路３に接続される。一方、遅延フ
リップフロップ１６の出力ノードは論理回路３に接続さ
れ、カウンタ１４，１５のリセットノードＲＳＴ及び遅
延フリップフロップ１６のリセットノードは論理回路３
に接続される。
力ノードがＡＮＤ回路５の入力端に接続され、ＡＮＤ回
路５の出力端は論理回路３に接続される。一方、遅延フ
リップフロップ１６の出力ノードは論理回路３に接続さ
れ、カウンタ１４，１５のリセットノードＲＳＴ及び遅
延フリップフロップ１６のリセットノードは論理回路３
に接続される。
【００１９】なお、複数の発振ユニット１０に含まれる
各ＶＣＯ１２は、全て同じ形状でレイアウトされ、それ
ぞれの平均周期はほぼ等しいものとされる。
各ＶＣＯ１２は、全て同じ形状でレイアウトされ、それ
ぞれの平均周期はほぼ等しいものとされる。
【００２０】以下において、上記のような構成を有する
乱数データ発生回路の動作を、図２に示されたタイミン
グ図を参照しつつ説明する。なお、初期状態において
は、乱数データ発生回路はスタンバイ状態にあって、図
２（ａ）に示されるように、ＣＰＵ１はロウレベル
（Ｌ）のスタンバイ信号／ＳＢ１を論理回路３へ供給
し、論理回路３はロウレベルのスタンバイ信号／ＳＢ２
を複数の発振ユニット１０へ供給するものとする。
乱数データ発生回路の動作を、図２に示されたタイミン
グ図を参照しつつ説明する。なお、初期状態において
は、乱数データ発生回路はスタンバイ状態にあって、図
２（ａ）に示されるように、ＣＰＵ１はロウレベル
（Ｌ）のスタンバイ信号／ＳＢ１を論理回路３へ供給
し、論理回路３はロウレベルのスタンバイ信号／ＳＢ２
を複数の発振ユニット１０へ供給するものとする。
【００２１】ここで、図２（ａ）に示されるように、時
刻Ｔ１においてＣＰＵ１がスタンバイ信号／ＳＢ１をハ
イレベル（Ｈ）へ遷移させると、論理回路３が活性化さ
れ複数の発振ユニット１０へハイレベルのスタンバイ信
号／ＳＢ２を供給する。これにより、各発振ユニット１
０は活性化され発振を開始する。
刻Ｔ１においてＣＰＵ１がスタンバイ信号／ＳＢ１をハ
イレベル（Ｈ）へ遷移させると、論理回路３が活性化さ
れ複数の発振ユニット１０へハイレベルのスタンバイ信
号／ＳＢ２を供給する。これにより、各発振ユニット１
０は活性化され発振を開始する。
【００２２】より具体的には、時刻Ｔ１において増幅器
１１が活性化され、抵抗１７の熱雑音が増幅される。そ
して、該増幅により生成されたアナログ信号はＶＣＯ１
２へ供給され、ＶＣＯ１２は供給されたアナログ信号に
応じて発振する。このとき、ＶＣＯ１２は上記アナログ
信号のゆらぎに応じて、位相や周期が変動する信号を生
成し出力する。
１１が活性化され、抵抗１７の熱雑音が増幅される。そ
して、該増幅により生成されたアナログ信号はＶＣＯ１
２へ供給され、ＶＣＯ１２は供給されたアナログ信号に
応じて発振する。このとき、ＶＣＯ１２は上記アナログ
信号のゆらぎに応じて、位相や周期が変動する信号を生
成し出力する。
【００２３】なお、上記において、抵抗１７の熱雑音の
代わりに、ＰＮ接合におけるショット雑音など強度が周
波数に対して一様な雑音を利用することができ、理想的
には白色雑音を利用することが望ましい。
代わりに、ＰＮ接合におけるショット雑音など強度が周
波数に対して一様な雑音を利用することができ、理想的
には白色雑音を利用することが望ましい。
【００２４】一方、カウンタ１４は増幅器１１から供給
された信号に応じて増幅器１１の発振回数をカウントす
る。そして、カウンタ１４は増幅器１１の発振回数が所
定値に達した場合に、ハイレベルの信号をＡＮＤ回路５
へ供給する。ここで、カウンタ１４は増幅器１１が正常
に動作しているか否かを確認するためのものであり、上
記所定値は小さな値としても十分なものとされる。
された信号に応じて増幅器１１の発振回数をカウントす
る。そして、カウンタ１４は増幅器１１の発振回数が所
定値に達した場合に、ハイレベルの信号をＡＮＤ回路５
へ供給する。ここで、カウンタ１４は増幅器１１が正常
に動作しているか否かを確認するためのものであり、上
記所定値は小さな値としても十分なものとされる。
【００２５】すなわち、例えば増幅器１１が故障して発
振動作が停止してしまった場合には、カウンタ１４は上
記所定値までカウントできないため、ＡＮＤ回路５へロ
ウレベルの信号を供給し続けることになって論理回路３
へは活性化されたハイレベルの信号ＰＳが供給されない
ことになる。これにより、論理回路３は活性化されたハ
イレベルのクロック信号ＣＫを遅延フリップフロップ１
６へ供給しないため、第三者から容易に予測され得るデ
ータＤＡＴＡ（後に詳しく説明する）の論理回路３によ
る使用が回避される。従って、カウンタ１４は本乱数デ
ータ発生回路を含むシステムの安定性を高めることに寄
与するものとされる。
振動作が停止してしまった場合には、カウンタ１４は上
記所定値までカウントできないため、ＡＮＤ回路５へロ
ウレベルの信号を供給し続けることになって論理回路３
へは活性化されたハイレベルの信号ＰＳが供給されない
ことになる。これにより、論理回路３は活性化されたハ
イレベルのクロック信号ＣＫを遅延フリップフロップ１
６へ供給しないため、第三者から容易に予測され得るデ
ータＤＡＴＡ（後に詳しく説明する）の論理回路３によ
る使用が回避される。従って、カウンタ１４は本乱数デ
ータ発生回路を含むシステムの安定性を高めることに寄
与するものとされる。
【００２６】一方、ＶＣＯ１２から出力された信号は分
周器１３で例えば２分周され、カウンタ１５及び遅延フ
リップフロップ１６に供給される。このとき、カウンタ
１５は分周器１３から供給されたパルスの数をカウント
し、予め設定された値に達した場合にハイレベルの信号
をＡＮＤ回路５へ供給する。なお、カウンタ１５は、Ｖ
ＣＯ１２が一定回数以上発振することにより後述するデ
ータＤＡＴＡの出力タイミングの不定期性、すなわちデ
ータＤＡＴＡのランダム性を担保することを保証するも
のとされる。
周器１３で例えば２分周され、カウンタ１５及び遅延フ
リップフロップ１６に供給される。このとき、カウンタ
１５は分周器１３から供給されたパルスの数をカウント
し、予め設定された値に達した場合にハイレベルの信号
をＡＮＤ回路５へ供給する。なお、カウンタ１５は、Ｖ
ＣＯ１２が一定回数以上発振することにより後述するデ
ータＤＡＴＡの出力タイミングの不定期性、すなわちデ
ータＤＡＴＡのランダム性を担保することを保証するも
のとされる。
【００２７】なお、上記のように分周器１３で２分周す
れば、ＶＣＯ１２の特性によらず“１”と“０”の出現
確率がほぼ等しい信号を遅延フリップフロップ１６へ供
給することができるため、ＶＣＯ１２の回路特性によら
ず動作の信頼性を確保することができる。
れば、ＶＣＯ１２の特性によらず“１”と“０”の出現
確率がほぼ等しい信号を遅延フリップフロップ１６へ供
給することができるため、ＶＣＯ１２の回路特性によら
ず動作の信頼性を確保することができる。
【００２８】このようにして、複数の発振ユニット１０
に含まれた全てのＶＣＯ１２がそれぞれ一定回数以上振
動することによって、ＡＮＤ回路５へ全てのカウンタ１
４，１５からハイレベルの信号が供給された時刻Ｔ２に
おいて、図２（ｂ）に示されるようにＡＮＤ回路５はハ
イレベルの信号ＰＳを論理回路３へ供給する。
に含まれた全てのＶＣＯ１２がそれぞれ一定回数以上振
動することによって、ＡＮＤ回路５へ全てのカウンタ１
４，１５からハイレベルの信号が供給された時刻Ｔ２に
おいて、図２（ｂ）に示されるようにＡＮＤ回路５はハ
イレベルの信号ＰＳを論理回路３へ供給する。
【００２９】ここで、複数の発振ユニット１０に含まれ
た各ＶＣＯ１２の発振は、その位相及び周期が相互に独
立したものとされるため、時刻Ｔ１から時刻Ｔ２までの
時間Ｔｓｂは予測不可能なものとなる。
た各ＶＣＯ１２の発振は、その位相及び周期が相互に独
立したものとされるため、時刻Ｔ１から時刻Ｔ２までの
時間Ｔｓｂは予測不可能なものとなる。
【００３０】そして、図２（ｃ）に示されるように、論
理回路３は時刻Ｔ２から所定の時間Ｔｄｌ経過後にハイ
レベルのクロック信号ＣＫを出力する。このハイレベル
のクロック信号ＣＫが供給された遅延フリップフロップ
１６は、図２（ｄ）に示されるように、時刻Ｔ３から時
間Ｔａｃ経過後に分周器１３から供給された有効データ
をデータＤＡＴＡとして論理回路３へ出力する。なお、
このデータＤＡＴＡは出力タイミングに応じて“１”ま
たは“０”の値をとるため、いわゆる乱数データとも呼
ばれる。
理回路３は時刻Ｔ２から所定の時間Ｔｄｌ経過後にハイ
レベルのクロック信号ＣＫを出力する。このハイレベル
のクロック信号ＣＫが供給された遅延フリップフロップ
１６は、図２（ｄ）に示されるように、時刻Ｔ３から時
間Ｔａｃ経過後に分周器１３から供給された有効データ
をデータＤＡＴＡとして論理回路３へ出力する。なお、
このデータＤＡＴＡは出力タイミングに応じて“１”ま
たは“０”の値をとるため、いわゆる乱数データとも呼
ばれる。
【００３１】また、ハイレベルのクロック信号ＣＫがカ
ウンタ１４，１５のリセットノードＲＳＴへ供給される
ことにより、カウンタ１４，１５によるカウント数がリ
セットされる。
ウンタ１４，１５のリセットノードＲＳＴへ供給される
ことにより、カウンタ１４，１５によるカウント数がリ
セットされる。
【００３２】以上のような動作により、各遅延フリップ
フロップ１６から取り出されるデータＤＡＴＡの出力タ
イミングは不定期とされるため、たとえ上記クロック信
号ＣＫが本乱数データ発生回路を含むＬＳＩのシステム
クロックに同期しているものであっても、出力されるデ
ータＤＡＴＡの第三者による予測は困難なものとされ、
該ＬＳＩのセキュリティが高められる。
フロップ１６から取り出されるデータＤＡＴＡの出力タ
イミングは不定期とされるため、たとえ上記クロック信
号ＣＫが本乱数データ発生回路を含むＬＳＩのシステム
クロックに同期しているものであっても、出力されるデ
ータＤＡＴＡの第三者による予測は困難なものとされ、
該ＬＳＩのセキュリティが高められる。
【００３３】なお、本実施の形態１に係る乱数データ発
生回路において、発振ユニット１０をただ一つ備えるこ
ととすれば、ＶＣＯ１２の発振周期が不定期になった効
果が全く無くなり、遅延フリップフロップ１６からデー
タＤＡＴＡが出力されるタイミングは第三者に容易に予
測できてしまう。従って、上記のように、発振周期がほ
ぼ等しいＶＣＯ１２を含む発振ユニット１０を複数備え
ることによって、いずれのＶＣＯ１２の発振周期が最長
となるかを第三者に予想させないこととされる。
生回路において、発振ユニット１０をただ一つ備えるこ
ととすれば、ＶＣＯ１２の発振周期が不定期になった効
果が全く無くなり、遅延フリップフロップ１６からデー
タＤＡＴＡが出力されるタイミングは第三者に容易に予
測できてしまう。従って、上記のように、発振周期がほ
ぼ等しいＶＣＯ１２を含む発振ユニット１０を複数備え
ることによって、いずれのＶＣＯ１２の発振周期が最長
となるかを第三者に予想させないこととされる。
【００３４】ところで、上記のような乱数データ発生回
路においては、電源電圧等の環境が安定していると、ス
タンバイ状態を解除した直後には毎回良く似たデータＤ
ＡＴＡが出力されることが多い。従って、各発振ユニッ
ト１０では、データＤＡＴＡのランダム性を担保するた
めに、スタンバイ状態解除後だけはＶＣＯ１２による発
振回数を多めにモニタすることが望ましい。このため、
初めてデータＤＡＴＡを出力するまでの間にカウンタ１
５に設定される値は、該データＤＡＴＡ出力後に設定さ
れる値よりも大きなものとされる。
路においては、電源電圧等の環境が安定していると、ス
タンバイ状態を解除した直後には毎回良く似たデータＤ
ＡＴＡが出力されることが多い。従って、各発振ユニッ
ト１０では、データＤＡＴＡのランダム性を担保するた
めに、スタンバイ状態解除後だけはＶＣＯ１２による発
振回数を多めにモニタすることが望ましい。このため、
初めてデータＤＡＴＡを出力するまでの間にカウンタ１
５に設定される値は、該データＤＡＴＡ出力後に設定さ
れる値よりも大きなものとされる。
【００３５】すなわち、例えばカウンタ１５にスタンバ
イ状態解除時において予め設定値Ｖ１が設定されている
とすれば、カウンタ１５は該カウント数が設定値Ｖ１に
達してハイレベルの信号をＡＮＤ回路５へ出力した時点
で、該設定値Ｖ１をより小さな設定値Ｖ２に更新する。
イ状態解除時において予め設定値Ｖ１が設定されている
とすれば、カウンタ１５は該カウント数が設定値Ｖ１に
達してハイレベルの信号をＡＮＤ回路５へ出力した時点
で、該設定値Ｖ１をより小さな設定値Ｖ２に更新する。
【００３６】また、上記のように抵抗１７における熱雑
音を増幅するには、非常に大規模な増幅器１１が必要に
なる。そこで、増幅器１１により熱雑音を増幅させる代
わりに、図３に示された差動増幅器２１による発振を利
用することにより、乱数データ発生回路の回路規模を低
減することができる。
音を増幅するには、非常に大規模な増幅器１１が必要に
なる。そこで、増幅器１１により熱雑音を増幅させる代
わりに、図３に示された差動増幅器２１による発振を利
用することにより、乱数データ発生回路の回路規模を低
減することができる。
【００３７】この差動増幅器２１は、図３に示されるよ
うに、プラスの出力ノードがマイナスの入力ノードに接
続されると共に、マイナスの出力ノードがプラスの入力
ノードに接続されいわゆる正帰還の差動増幅器２１を構
成するが、ある程度熱雑音の影響を受けた発振動作を行
うため、結果的に、各発振ユニット１０から出力される
データＤＡＴＡの第三者による予測は困難なものとされ
る。
うに、プラスの出力ノードがマイナスの入力ノードに接
続されると共に、マイナスの出力ノードがプラスの入力
ノードに接続されいわゆる正帰還の差動増幅器２１を構
成するが、ある程度熱雑音の影響を受けた発振動作を行
うため、結果的に、各発振ユニット１０から出力される
データＤＡＴＡの第三者による予測は困難なものとされ
る。
【００３８】さらに、複数の差動増幅器２１間において
発振周期が少しずつ異なるように、例えば差動増幅器２
１を構成するトランジスタのサイズを互いに異なるよう
設計（レイアウト）すれば、複数のＶＣＯ１２から出力
される信号相互の位相差が不規則に変化するため、出力
されるデータの第三者による予測がより困難になり、該
乱数データ発生回路を含むシステムのセキュリティをさ
らに高めることができる。
発振周期が少しずつ異なるように、例えば差動増幅器２
１を構成するトランジスタのサイズを互いに異なるよう
設計（レイアウト）すれば、複数のＶＣＯ１２から出力
される信号相互の位相差が不規則に変化するため、出力
されるデータの第三者による予測がより困難になり、該
乱数データ発生回路を含むシステムのセキュリティをさ
らに高めることができる。
【００３９】以上より、本発明の実施の形態１に係る乱
数データ発生回路によれば、相互に位相や周期が異なる
発振を行うＶＣＯ１２を含んだ複数の発振ユニット１０
と、複数の該発振ユニット１０の全てがそれぞれ所定回
数発振したときに、発振ユニット１０において生成され
たデータＤＡＴＡを出力させるためのＡＮＤ回路５とを
備えることにより、信頼性の高い多くのデータＤＡＴＡ
（乱数データ）を効率的に得ることができる。 [実施の形態２]図４は、本発明の実施の形態２に係る乱
数データ発生回路の構成を示す図である。図４に示され
るように、本発明の実施の形態２に係る乱数データ発生
回路は、上記実施の形態１に係る乱数データ発生回路と
同様な構成を有するが、各ＶＣＯ１２には同じ発振ユニ
ット１０内に含まれる差動増幅器２１の出力信号のみな
らず、複数の発振ユニット１０に共有された増幅器１１
より出力された信号が供給される点で相違するものであ
る。
数データ発生回路によれば、相互に位相や周期が異なる
発振を行うＶＣＯ１２を含んだ複数の発振ユニット１０
と、複数の該発振ユニット１０の全てがそれぞれ所定回
数発振したときに、発振ユニット１０において生成され
たデータＤＡＴＡを出力させるためのＡＮＤ回路５とを
備えることにより、信頼性の高い多くのデータＤＡＴＡ
（乱数データ）を効率的に得ることができる。 [実施の形態２]図４は、本発明の実施の形態２に係る乱
数データ発生回路の構成を示す図である。図４に示され
るように、本発明の実施の形態２に係る乱数データ発生
回路は、上記実施の形態１に係る乱数データ発生回路と
同様な構成を有するが、各ＶＣＯ１２には同じ発振ユニ
ット１０内に含まれる差動増幅器２１の出力信号のみな
らず、複数の発振ユニット１０に共有された増幅器１１
より出力された信号が供給される点で相違するものであ
る。
【００４０】上記のような構成を有する実施の形態２に
係る乱数データ発生回路は、上記実施の形態１に係る乱
数データ発生回路と同様に動作するが、ＶＣＯ１２には
強度が周波数に対して一様な熱雑音を増幅することによ
り生成された信号及び、差動増幅器２１による発振動作
により生成された信号が供給される。
係る乱数データ発生回路は、上記実施の形態１に係る乱
数データ発生回路と同様に動作するが、ＶＣＯ１２には
強度が周波数に対して一様な熱雑音を増幅することによ
り生成された信号及び、差動増幅器２１による発振動作
により生成された信号が供給される。
【００４１】以上のような本実施の形態に係る乱数デー
タ発生回路によれば、上記実施の形態１に係る乱数デー
タ発生回路と同様な効果を奏すると共に、複数のＶＣＯ
１２による発振全体のランダム性を増幅器１１から供給
される信号により確保しながら、さらに各発振ユニット
１０に含まれた差動増幅器２１によって各ＶＣＯ１２相
互間における発振のランダム性を保証することができる
ため、出力されるデータＤＡＴＡの第三者による予測を
さらに困難なものとすることができ、本乱数データ発生
回路を含むシステム全体のセキュリティをさらに高める
ことができる。
タ発生回路によれば、上記実施の形態１に係る乱数デー
タ発生回路と同様な効果を奏すると共に、複数のＶＣＯ
１２による発振全体のランダム性を増幅器１１から供給
される信号により確保しながら、さらに各発振ユニット
１０に含まれた差動増幅器２１によって各ＶＣＯ１２相
互間における発振のランダム性を保証することができる
ため、出力されるデータＤＡＴＡの第三者による予測を
さらに困難なものとすることができ、本乱数データ発生
回路を含むシステム全体のセキュリティをさらに高める
ことができる。
【００４２】
【発明の効果】本発明に係る乱数データ発生回路によれ
ば、乱数データの発生を、複数の発振手段における発振
状態に応じて初めて決定されるものとすることができる
ため、信頼性の高い乱数データを効率的に得ることがで
きる。
ば、乱数データの発生を、複数の発振手段における発振
状態に応じて初めて決定されるものとすることができる
ため、信頼性の高い乱数データを効率的に得ることがで
きる。
【図1】本発明の実施の形態１に係る乱数データ発生回
路の構成を示す図である。
路の構成を示す図である。
【図２】図１に示された乱数データ発生回路の動作を示
すタイミング図である。
すタイミング図である。
【図３】図１に示された増幅回路の変形例を示す図であ
る。
る。
【図４】本発明の実施の形態２に係る乱数データ発生回
路の構成を示す図である。
路の構成を示す図である。
１ ＣＰＵ、３ 論理回路、５ ＡＮＤ回路、１０，２
０ 発振ユニット、１１増幅器、１２ 電圧制御発振器
（ＶＣＯ）、１３ 分周器、１４，１５ カウンタ、１
６ 遅延フリップフロップ（Ｄ−ＦＦ）、１７ 抵抗、
２１ リングオシレータ。
０ 発振ユニット、１１増幅器、１２ 電圧制御発振器
（ＶＣＯ）、１３ 分周器、１４，１５ カウンタ、１
６ 遅延フリップフロップ（Ｄ−ＦＦ）、１７ 抵抗、
２１ リングオシレータ。
Claims (7)
- 【請求項１】 乱数データを発生する乱数データ発生回
路であって、 複数の発振手段と、 前記複数の発振手段の全てがそれぞれ所定回数発振した
ときに、少なくとも一つの前記発振手段において生成さ
れたデータを前記乱数データとして出力させる出力タイ
ミング制御手段とを備えたことを特徴とする乱数データ
発生回路。 - 【請求項２】 前記出力タイミング制御手段は、 前記複数の発振手段の各々に対応して設けられ、前記発
振手段の発振回数を計数して前記所定回数に達したとき
に活性化信号を出力する複数の計数手段と、 前記複数の計数手段から出力される信号の論理積を演算
する論理積演算手段とを含み、 前記論理積演算手段は演算結果に応じて、少なくとも一
つの前記発振手段に前記乱数データを出力させる請求項
１に記載の乱数データ発生回路。 - 【請求項３】 各々の前記計数手段は、最初に前記所定
回数を計数したときに、初期設定された前記所定回数を
減少させる請求項２に記載の乱数データ発生回路。 - 【請求項４】 各々の前記発振手段は、 強度が周波数に対して一様な雑音を発生させる雑音発生
手段と、 前記雑音発生手段により発生された前記雑音を増幅する
増幅手段とを含み、 前記増幅手段により増幅された信号に応じて発振する請
求項１に記載の乱数データ発生回路。 - 【請求項５】 各々の前記発振手段は正帰還の差動増幅
手段を含み、前記差動増幅手段から出力された信号に応
じて発振する請求項１に記載の乱数データ発生回路。 - 【請求項６】 各々の前記発振手段は、前記差動増幅手
段から出力された前記信号に応じて動作不良を検出する
不良検出手段をさらに含み、 前記出力タイミング制御手段は、前記不良検出手段によ
り動作不良が検出された場合に前記乱数データの出力を
禁止する請求項５に記載の乱数データ発生回路。 - 【請求項７】 強度が周波数に対して一様な雑音を発生
させる雑音発生手段と、 前記雑音発生手段により発生された前記雑音を増幅する
増幅手段とをさらに備え、 各々の前記発振手段は正帰還の差動増幅手段を含み、前
記差動増幅手段から出力された信号及び前記増幅手段に
より増幅された信号に応じて発振する請求項１に記載の
乱数データ発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002059270A JP3695409B2 (ja) | 2002-03-05 | 2002-03-05 | 乱数データ発生回路 |
| US10/375,262 US7058674B2 (en) | 2002-03-05 | 2003-02-28 | Random number data generator |
| EP03290525A EP1343073A3 (en) | 2002-03-05 | 2003-03-05 | Random number data generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002059270A JP3695409B2 (ja) | 2002-03-05 | 2002-03-05 | 乱数データ発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003256194A true JP2003256194A (ja) | 2003-09-10 |
| JP3695409B2 JP3695409B2 (ja) | 2005-09-14 |
Family
ID=27751086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002059270A Expired - Fee Related JP3695409B2 (ja) | 2002-03-05 | 2002-03-05 | 乱数データ発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7058674B2 (ja) |
| EP (1) | EP1343073A3 (ja) |
| JP (1) | JP3695409B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004047425B4 (de) * | 2004-09-28 | 2007-06-21 | Micronas Gmbh | Zufallszahlengenerator sowie Verfahren zur Erzeugung von Zufallszahlen |
| US7613756B1 (en) * | 2005-01-11 | 2009-11-03 | Sun Microsystems, Inc. | Random number generation apparatus and method |
| US7233212B2 (en) * | 2005-03-31 | 2007-06-19 | International Business Machines Corporation | Oscillator array with row and column control |
| US7890561B2 (en) * | 2005-08-16 | 2011-02-15 | International Business Machines Corporation | Random number generator |
| CN100461088C (zh) * | 2005-10-17 | 2009-02-11 | 浙江大学 | 高质量的真随机数产生器 |
| FR2896057A1 (fr) | 2006-01-12 | 2007-07-13 | St Microelectronics Sa | Procede et dispositif de generation d'un nombre aleatoire dans un peripherique usb |
| EP2176739B1 (en) * | 2007-05-22 | 2017-07-19 | TUBITAK-Turkiye Bilimsel ve Teknolojik ve Arastima Kurumu | Method and hardware for generating random numbers using dual oscillator architecture and continuous-time chaos |
| DE102008018727B4 (de) * | 2008-04-14 | 2017-12-21 | Rohde & Schwarz Sit Gmbh | Zufallszahlengenerator |
| CN114928816B (zh) * | 2022-04-24 | 2023-06-23 | 深圳数马电子技术有限公司 | 设备连接方法、系统、终端设备、检测装置和存储介质 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02242327A (ja) * | 1989-03-15 | 1990-09-26 | Oki Electric Ind Co Ltd | 乱数発生装置 |
| US5706218A (en) * | 1996-05-15 | 1998-01-06 | Intel Corporation | Random number generator |
| US6065029A (en) * | 1998-05-26 | 2000-05-16 | N*Able Technologies, Inc. | Method and system for providing a random number generator |
| US6480072B1 (en) * | 2000-04-18 | 2002-11-12 | Advanced Micro Devices, Inc. | Method and apparatus for generating random numbers |
| US20020186086A1 (en) * | 2001-06-12 | 2002-12-12 | Dallas Semiconductor Corporation | Random number generator |
| US6862605B2 (en) * | 2001-08-15 | 2005-03-01 | Scott A. Wilber | True random number generator and entropy calculation device and method |
| US6886023B2 (en) * | 2002-01-14 | 2005-04-26 | Ip-First, Llc | Apparatus for generating random numbers |
-
2002
- 2002-03-05 JP JP2002059270A patent/JP3695409B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-28 US US10/375,262 patent/US7058674B2/en active Active
- 2003-03-05 EP EP03290525A patent/EP1343073A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US7058674B2 (en) | 2006-06-06 |
| EP1343073A3 (en) | 2006-07-12 |
| EP1343073A2 (en) | 2003-09-10 |
| JP3695409B2 (ja) | 2005-09-14 |
| US20030208517A1 (en) | 2003-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5317356B2 (ja) | クロック制御信号生成回路、クロックセレクタ、及び情報処理装置 | |
| JP4883850B2 (ja) | 半導体装置 | |
| JP5774344B2 (ja) | クロック信号生成回路 | |
| JP6174276B1 (ja) | メモリインターフェースのための遅延構造 | |
| JP2011188077A (ja) | 位相同期回路及びその制御方法 | |
| JP2010287304A (ja) | 半導体メモリ装置および出力イネーブル信号生成方法 | |
| JP3695409B2 (ja) | 乱数データ発生回路 | |
| KR100307292B1 (ko) | 리셋신호발생회로 | |
| TWI505643B (zh) | 延遲線環形振盪器裝置 | |
| JP2003273716A (ja) | パワーオンリセット回路 | |
| JP2008227936A (ja) | クロック生成回路、クロック選択回路、及び半導体集積回路 | |
| JP4686432B2 (ja) | クロック位相シフト装置 | |
| JP2009187258A (ja) | 入出力端子共用クロック周波数選択発振回路 | |
| US6496078B1 (en) | Activating on-chip oscillator using ring oscillator | |
| KR100834399B1 (ko) | 반도체 메모리 장치 및 그의 구동방법 | |
| JP4020548B2 (ja) | フリップフロップ制御回路、プロセッサおよびプロセッサの動作方法 | |
| JP2006246367A (ja) | 半導体集積回路及び半導体集積回路のリセット解除方法 | |
| JP2964704B2 (ja) | クロック停止回路 | |
| JPH10289032A (ja) | 半導体集積回路のクロック回路 | |
| US7555083B2 (en) | Synchronizing circuit for stably generating an output signal | |
| KR100907394B1 (ko) | 동기식 회로의 클럭 발생 장치 | |
| JP2005293482A (ja) | クロック制御装置とその制御方法 | |
| JP2722920B2 (ja) | クロック発振停止制御回路 | |
| JP2000305655A (ja) | 周波数逓倍回路内蔵のマイクロコンピュータ | |
| JP4277645B2 (ja) | 発振開始検出回路及びそれを内蔵した半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040625 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040928 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041126 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20041206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050607 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050620 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120708 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120708 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130708 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |