JPH0782406B2 - マイクロコンピュータの発振切換回路 - Google Patents
マイクロコンピュータの発振切換回路Info
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- JPH0782406B2 JPH0782406B2 JP2142291A JP14229190A JPH0782406B2 JP H0782406 B2 JPH0782406 B2 JP H0782406B2 JP 2142291 A JP2142291 A JP 2142291A JP 14229190 A JP14229190 A JP 14229190A JP H0782406 B2 JPH0782406 B2 JP H0782406B2
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- 230000003111 delayed effect Effects 0.000 claims description 2
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- 230000000694 effects Effects 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マイクロコンピュータの発振切換回路に関す
る。
る。
（ロ）従来の技術 一般に、タイマー機能を有するマイクロコンピュータ
は、主発振回路（例えば4MHz）と副発振回路（例えば3
2.768KHz）とを備えている。
は、主発振回路（例えば4MHz）と副発振回路（例えば3
2.768KHz）とを備えている。
そして、電源遮断が検出された場合、主発振回路の発振
クロックを停止させ、主発振回路の発振クロックに基づ
くシステムクロックから副発振回路の発振クロックに基
づくシステムクロックに切り換え、タイマー機能のみを
動作させていた。これによって、バックアップ電源の消
費電力の削減を図っていた。
クロックを停止させ、主発振回路の発振クロックに基づ
くシステムクロックから副発振回路の発振クロックに基
づくシステムクロックに切り換え、タイマー機能のみを
動作させていた。これによって、バックアップ電源の消
費電力の削減を図っていた。
また、電源復帰が検出された場合、主発振回路の発振ク
ロックを発振させ、主発振回路の発振クロックが安定す
るまでの時間をソフト的に待機した後、副発振回路の発
振クロックに基づくシステムクロックから主発振回路の
発振クロックに基づくシステムクロックに切り換え、マ
イクロコンピュータを動作させていた。
ロックを発振させ、主発振回路の発振クロックが安定す
るまでの時間をソフト的に待機した後、副発振回路の発
振クロックに基づくシステムクロックから主発振回路の
発振クロックに基づくシステムクロックに切り換え、マ
イクロコンピュータを動作させていた。
（ハ）発明が解決しようとする課題 一般に、マイクロコンピュータのための発振回路を構成
するセラミック／水晶等の振動子は、該マイクロコンピ
ュータに外部接続され、該マイクロコンピュータの用途
に応じた各種のプリント基板上に配置されることにな
る。
するセラミック／水晶等の振動子は、該マイクロコンピ
ュータに外部接続され、該マイクロコンピュータの用途
に応じた各種のプリント基板上に配置されることにな
る。
従って、主発振回路の発振クロックが発振してから安定
するまでの時間をソフト的に待機する場合、振動子自体
の発振開始特性、プリント基板の配線パターンに基づく
浮遊容量等の条件に応じて、プログラムを変更しなけれ
ばならなかった。その為、プログラムの作成が繁雑にな
ってしまうと共にプログラムが複雑になってしまう等の
問題点があった。
するまでの時間をソフト的に待機する場合、振動子自体
の発振開始特性、プリント基板の配線パターンに基づく
浮遊容量等の条件に応じて、プログラムを変更しなけれ
ばならなかった。その為、プログラムの作成が繁雑にな
ってしまうと共にプログラムが複雑になってしまう等の
問題点があった。
そこで、本発明は、振動子自体の発振開始特性、プリン
ト基板の配線パターンに基づく浮遊容量等の条件に関わ
らず、主発振回路の発振クロックが発振してから安定す
るまでの時間をハード的に待機した後、副発振回路の発
振クロックに基づくシステムクロックから主発振回路の
発振クロックに基づくシステムクロックに切り換えるマ
イクロコンピュータの発振切換回路を提供することを目
的とする。
ト基板の配線パターンに基づく浮遊容量等の条件に関わ
らず、主発振回路の発振クロックが発振してから安定す
るまでの時間をハード的に待機した後、副発振回路の発
振クロックに基づくシステムクロックから主発振回路の
発振クロックに基づくシステムクロックに切り換えるマ
イクロコンピュータの発振切換回路を提供することを目
的とする。
（ニ）課題を解決するための手段 本発明は、前記問題点を解決する為に成されたものであ
り、主発振回路と、発振周波数が前記主発振回路の発振
周波数より低い副発振回路とを備え、電源遮断時、前記
副発振回路の発振クロックから得られるシステムクロッ
クに基づいて動作し、電源復帰時、前記主発振回路の発
振クロックから得られるシステムクロックに基づいて動
作するマイクロコンピュータにおいて、カウンタ回路
と、電源遮断状態を示す電源遮断信号によって前記主発
振回路の発振クロックを停止する発振制御回路と、前記
主発振回路の発振クロックに基づいて前記カウンタ回路
のためのカウントクロックを発生するカウントクロック
発生回路と、前記電源遮断信号に基づいて前記カウンタ
をリセット保持すると共に、電源復帰によって前記主発
振回路の発振クロックが所定レベルの時点から所定時間
遅延した時点で前記カウンタをリセット解除する遅延回
路と、前記カウンタ回路のオーバーフロー出力によって
セットされて、前記主発振回路の発振安定状態を示すフ
ラグ回路と、を備え、前記フラグ回路の出力を判定する
ことによって、前記副発振回路の発振クロックから得ら
れるシステムクロックから、前記主発振回路の発振クロ
ックから得られるシステムクロックに切り換えることを
特徴とする。
り、主発振回路と、発振周波数が前記主発振回路の発振
周波数より低い副発振回路とを備え、電源遮断時、前記
副発振回路の発振クロックから得られるシステムクロッ
クに基づいて動作し、電源復帰時、前記主発振回路の発
振クロックから得られるシステムクロックに基づいて動
作するマイクロコンピュータにおいて、カウンタ回路
と、電源遮断状態を示す電源遮断信号によって前記主発
振回路の発振クロックを停止する発振制御回路と、前記
主発振回路の発振クロックに基づいて前記カウンタ回路
のためのカウントクロックを発生するカウントクロック
発生回路と、前記電源遮断信号に基づいて前記カウンタ
をリセット保持すると共に、電源復帰によって前記主発
振回路の発振クロックが所定レベルの時点から所定時間
遅延した時点で前記カウンタをリセット解除する遅延回
路と、前記カウンタ回路のオーバーフロー出力によって
セットされて、前記主発振回路の発振安定状態を示すフ
ラグ回路と、を備え、前記フラグ回路の出力を判定する
ことによって、前記副発振回路の発振クロックから得ら
れるシステムクロックから、前記主発振回路の発振クロ
ックから得られるシステムクロックに切り換えることを
特徴とする。
（ホ）作用 本発明によれば、振動子自体の発振開始特性、プリント
基板の配線パターンに基づく浮遊容量等の条件に関わら
ず、主発振回路の発振クロックが発振してから安定する
までの時間をハード的に待機した後、副発振回路の発振
クロックに基づくシステムクロックから主発振回路の発
振クロックに基づくシステムクロックに切り換えること
ができる。
基板の配線パターンに基づく浮遊容量等の条件に関わら
ず、主発振回路の発振クロックが発振してから安定する
までの時間をハード的に待機した後、副発振回路の発振
クロックに基づくシステムクロックから主発振回路の発
振クロックに基づくシステムクロックに切り換えること
ができる。
（ヘ）実施例 本発明の詳細を図面に従って具体的に説明する。
第１図は本発明のマイクロコンピュータの発振切換回路
を示す回路図、第２図及び第３図は第１図の動作を示す
タイミングチャートである。第２図ａの一点鎖線及び二
転鎖線は、各々後述のNORゲート（６）及びインバータ
（12）のスレッショルド電位を示す。
を示す回路図、第２図及び第３図は第１図の動作を示す
タイミングチャートである。第２図ａの一点鎖線及び二
転鎖線は、各々後述のNORゲート（６）及びインバータ
（12）のスレッショルド電位を示す。
第１図において、電源遮断信号OSCSTPは、電源遮断時に
ハイレベル（論理「１」）となり、電源供給（復帰）時
にローレベル（論理「０」）となる。リセット信号RESE
Tは、マイクロコンピュータのイニシャル時に「１」と
なる。システムクロックCP3及びCP4は、副発振回路（図
示せず）の発振クロック（例えば32.768KHz）に基づい
て得られる。更に、入力命令IPINSは、システムクロッ
クCP3及びCP4の取込時に１マシンサイクルだけ「１」と
なる。
ハイレベル（論理「１」）となり、電源供給（復帰）時
にローレベル（論理「０」）となる。リセット信号RESE
Tは、マイクロコンピュータのイニシャル時に「１」と
なる。システムクロックCP3及びCP4は、副発振回路（図
示せず）の発振クロック（例えば32.768KHz）に基づい
て得られる。更に、入力命令IPINSは、システムクロッ
クCP3及びCP4の取込時に１マシンサイクルだけ「１」と
なる。
セラミック／水晶等の振動子（図示せず）は発振端子OS
C1,OSC2に外部接続され、前記振動子、抵抗（１）、及
びNANDゲート（２）は主発振回路（例えば4MHz）を構成
する。NANDゲート（２）は３段のインバータ（３）
（４）（５）を介した電源遮断信号OSCSTPによって制御
される為、主発振回路は、電源遮断時に発振停止し、電
源供給時に発振して発振クロックａを出力する。同様
に、NANDゲート（６）は、電源遮断信号OSCSTPによって
制御される為、電源遮断時に「１」となり、且つ、電源
供給時に発振クロックａに応じて「１」又は「０」とな
る信号ｂを出力する。NORゲート（７）（８）はフリッ
プフロップを構成する。NORゲート（７）は、２段のイ
ンバータ（９）（10）を介した信号ｂに基づいて、該信
号ｂと逆相の信号ｃを出力する。NORゲート（８）は、
３段のインバータ（９）（10）（11）を介した信号ｂに
基づいて、信号Ｃと逆相の信号ｄを出力する。インバー
タ（12）は、NANDゲート（６）のスレッショルド電位V
TH1より低いスレッショルド電位VTH2を有し、発振クロ
ックａがスレッショルド電位VTH2に達した時点から該発
振クロックａに基づいてクロックｅを出力する。Ｔフリ
ップフロップ（13）は、マイクロコンピュータのイニシ
ャル時にリセットされ、電源遮断時にセットされ、クロ
ックｅを分周して1/2分周信号ｆを出力する。Ｄフリッ
プフロップ（14）は、マイクロコンピュータのイニシャ
ル時にリセットされ、電源遮断時にセットされ、後述の
クロックｇに基づいて1/2分周クロックｆを保持し、信
号ｈを出力する。ANDゲート（15）は、信号ｈが「１」
の時にカウントクロックｃに基づいて前述のクロックｇ
を出力する。ANDゲート（16）は、入力命令IPINSが
「１」の時にシステムクロックCP3を出力する。同様
に、ANDゲート（17）は、入力命令IPINSが「１」の時に
システムクロックCP4を出力する。NORゲート（18）は、
電源遮断信号OSCSTP又はANDゲート（17）の出力信号又
は信号ｈが「１」の時に、後述のカウンタ回路（19）を
リセットするためのリセット信号ｉを出力する。
C1,OSC2に外部接続され、前記振動子、抵抗（１）、及
びNANDゲート（２）は主発振回路（例えば4MHz）を構成
する。NANDゲート（２）は３段のインバータ（３）
（４）（５）を介した電源遮断信号OSCSTPによって制御
される為、主発振回路は、電源遮断時に発振停止し、電
源供給時に発振して発振クロックａを出力する。同様
に、NANDゲート（６）は、電源遮断信号OSCSTPによって
制御される為、電源遮断時に「１」となり、且つ、電源
供給時に発振クロックａに応じて「１」又は「０」とな
る信号ｂを出力する。NORゲート（７）（８）はフリッ
プフロップを構成する。NORゲート（７）は、２段のイ
ンバータ（９）（10）を介した信号ｂに基づいて、該信
号ｂと逆相の信号ｃを出力する。NORゲート（８）は、
３段のインバータ（９）（10）（11）を介した信号ｂに
基づいて、信号Ｃと逆相の信号ｄを出力する。インバー
タ（12）は、NANDゲート（６）のスレッショルド電位V
TH1より低いスレッショルド電位VTH2を有し、発振クロ
ックａがスレッショルド電位VTH2に達した時点から該発
振クロックａに基づいてクロックｅを出力する。Ｔフリ
ップフロップ（13）は、マイクロコンピュータのイニシ
ャル時にリセットされ、電源遮断時にセットされ、クロ
ックｅを分周して1/2分周信号ｆを出力する。Ｄフリッ
プフロップ（14）は、マイクロコンピュータのイニシャ
ル時にリセットされ、電源遮断時にセットされ、後述の
クロックｇに基づいて1/2分周クロックｆを保持し、信
号ｈを出力する。ANDゲート（15）は、信号ｈが「１」
の時にカウントクロックｃに基づいて前述のクロックｇ
を出力する。ANDゲート（16）は、入力命令IPINSが
「１」の時にシステムクロックCP3を出力する。同様
に、ANDゲート（17）は、入力命令IPINSが「１」の時に
システムクロックCP4を出力する。NORゲート（18）は、
電源遮断信号OSCSTP又はANDゲート（17）の出力信号又
は信号ｈが「１」の時に、後述のカウンタ回路（19）を
リセットするためのリセット信号ｉを出力する。
前述のカウンタ回路（19）内部において、Ｄフリップフ
リップ（20−１）〜（20−ｎ）は、リセット信号ｉが
「１」に時にリセットされ、カウントクロックｃに基づ
いて後述のEORゲート（21−１）〜（21−ｎ）の出力信
号を保持する。Ｄフリップフリップ（22−１）〜（22−
ｎ）は、リセット信号ｉが「１」の時にリセットされ、
前記カウントクロックｃの直後のカウントクロックｄに
基づいてＤフリップフリップ（20−１）〜（20−ｎ）の
出力信号を保持し、ｎビットのカウント信号を出力す
る。ANDゲート（23−１）は、電源電圧VDD及びＤフリッ
プフロップ（22−１）の出力信号に基づいて動作する。
ANDゲート（23−２）〜（23−ｎ−１）は、前段のANDゲ
ートの出力信号及びＤフリップフロップ（22−２）〜
（22−ｎ−１）の出力信号に基づいて動作する。EORゲ
ート（21−１）は、電源電圧VDD及びＤフリップフロッ
プ（22−１）の出力信号に基づいて動作する。EORゲー
ト（21−２）〜（21−ｎ）は、ANDゲート（23−１）〜
（23−ｎ−１）の出力信号及びＤフリップフロップ（22
−２）〜（22−ｎ−１）の出力信号に基づいて動作す
る。以上の構成を備えたカウンタ回路（19）は、カウン
トクロックｄの１周期毎にインクリメントを行い、Ｄフ
リップフロップ（22−ｎ）の出力信号即ちｎビットのカ
ウント信号のMSBが「１」になった時にオーバーフロー
信号ｊを出力する。例えば、Ｄフリップフロップ（22−
１）〜（22−ｎ）が７段の場合、カウンタ回路（19）
は、カウントクロックｄをリセット解除から65カウント
した時にオーバーフロー信号ｊを出力する。
リップ（20−１）〜（20−ｎ）は、リセット信号ｉが
「１」に時にリセットされ、カウントクロックｃに基づ
いて後述のEORゲート（21−１）〜（21−ｎ）の出力信
号を保持する。Ｄフリップフリップ（22−１）〜（22−
ｎ）は、リセット信号ｉが「１」の時にリセットされ、
前記カウントクロックｃの直後のカウントクロックｄに
基づいてＤフリップフリップ（20−１）〜（20−ｎ）の
出力信号を保持し、ｎビットのカウント信号を出力す
る。ANDゲート（23−１）は、電源電圧VDD及びＤフリッ
プフロップ（22−１）の出力信号に基づいて動作する。
ANDゲート（23−２）〜（23−ｎ−１）は、前段のANDゲ
ートの出力信号及びＤフリップフロップ（22−２）〜
（22−ｎ−１）の出力信号に基づいて動作する。EORゲ
ート（21−１）は、電源電圧VDD及びＤフリップフロッ
プ（22−１）の出力信号に基づいて動作する。EORゲー
ト（21−２）〜（21−ｎ）は、ANDゲート（23−１）〜
（23−ｎ−１）の出力信号及びＤフリップフロップ（22
−２）〜（22−ｎ−１）の出力信号に基づいて動作す
る。以上の構成を備えたカウンタ回路（19）は、カウン
トクロックｄの１周期毎にインクリメントを行い、Ｄフ
リップフロップ（22−ｎ）の出力信号即ちｎビットのカ
ウント信号のMSBが「１」になった時にオーバーフロー
信号ｊを出力する。例えば、Ｄフリップフロップ（22−
１）〜（22−ｎ）が７段の場合、カウンタ回路（19）
は、カウントクロックｄをリセット解除から65カウント
した時にオーバーフロー信号ｊを出力する。
NORゲート（24）（25）は、フリップフロップ（フラグ
回路）を構成する。NORゲート（25）は、オーバーフロ
ー信号ｊが「１」の時に主発振回路の発振クロックａが
安定したことを示す信号ｋを出力する。NANDゲート（2
6）は、ANDゲート（16）の出力信号が「１」の時に信号
ｋを反転出力し、内部バスI/OBUSに転送する。ORゲート
（27）は、電源遮断信号OSCSTP又はリセット信号RESET
又はANDゲート（17）の出力信号に基づいて、フリップ
フロップ（ANDゲート（24）（25））を制御する信号１
を出力する。
回路）を構成する。NORゲート（25）は、オーバーフロ
ー信号ｊが「１」の時に主発振回路の発振クロックａが
安定したことを示す信号ｋを出力する。NANDゲート（2
6）は、ANDゲート（16）の出力信号が「１」の時に信号
ｋを反転出力し、内部バスI/OBUSに転送する。ORゲート
（27）は、電源遮断信号OSCSTP又はリセット信号RESET
又はANDゲート（17）の出力信号に基づいて、フリップ
フロップ（ANDゲート（24）（25））を制御する信号１
を出力する。
以上の構成を備えた第１図の動作を第２図及び第３図の
タイミングチャートに基づいて説明する。
タイミングチャートに基づいて説明する。
時刻t1以前において、電源電圧VDDが停電等によって遮
断した場合、種々のデータが主発振回路の発振クロック
ａから得られるシステムクロックに基づいて処理されて
いた為、主発振回路の発振クロックａは継続発振し、種
々のデータは前記システムクロックに基づいてRAM（図
示せず）に保持される。
断した場合、種々のデータが主発振回路の発振クロック
ａから得られるシステムクロックに基づいて処理されて
いた為、主発振回路の発振クロックａは継続発振し、種
々のデータは前記システムクロックに基づいてRAM（図
示せず）に保持される。
時刻t1において、種々の前データが主発振回路の発振ク
ロックａから得られるシステムクロックに基づいてRAM
に保持された場合、主発振回路の発振クロックａに基づ
くシステムクロックから副発振回路の発振クロックに基
づくシステムクロックに切り換えられ、CPU（図示せ
ず）は動作する。この時、「１」の電源遮断信号OSCSTP
が発生する為、主発振回路の発振クロックａは停止さ
れ、Ｔフリップフロップ（13）及びＤフリップフロップ
（14）はセットされ、カウンタ回路（19）はリセットさ
れる。
ロックａから得られるシステムクロックに基づいてRAM
に保持された場合、主発振回路の発振クロックａに基づ
くシステムクロックから副発振回路の発振クロックに基
づくシステムクロックに切り換えられ、CPU（図示せ
ず）は動作する。この時、「１」の電源遮断信号OSCSTP
が発生する為、主発振回路の発振クロックａは停止さ
れ、Ｔフリップフロップ（13）及びＤフリップフロップ
（14）はセットされ、カウンタ回路（19）はリセットさ
れる。
時刻t2において、電源電圧VDDが復帰した場合、「０」
の電源遮断信号OSCSTPが発生する為、主発振回路の発振
クロックａは再度発振開始される。そして、時刻t3にお
いて、発振クロックａがNANDゲート（６）のスレッショ
ルド電位VTH1に達すると、カウントクロックc,dが各々N
ORゲート（７）（８）から出力される。この時、カウン
タ回路（19）はリセットされている為、カウント動作を
開始することはない。一方、カウントクロックｃに基づ
いてクロックｇがANDゲート（15）から出力されるが、
クロックｅが「０」に固定されている為、Ｄフリップフ
ロップ（14）の出力信号ｈはセットされた状態のままで
ある。その後、時刻t4において、発振クロックａがイン
バータ（12）のスレッショルド電位VTH2に達すると、即
ち、発振クロックａがほぼ安定すると、クロックｅがイ
ンバータ（12）から出力され、該クロックｅを1/2分周
した分周信号ｆがＴフリップフロップ（13）から出力さ
れる。
の電源遮断信号OSCSTPが発生する為、主発振回路の発振
クロックａは再度発振開始される。そして、時刻t3にお
いて、発振クロックａがNANDゲート（６）のスレッショ
ルド電位VTH1に達すると、カウントクロックc,dが各々N
ORゲート（７）（８）から出力される。この時、カウン
タ回路（19）はリセットされている為、カウント動作を
開始することはない。一方、カウントクロックｃに基づ
いてクロックｇがANDゲート（15）から出力されるが、
クロックｅが「０」に固定されている為、Ｄフリップフ
ロップ（14）の出力信号ｈはセットされた状態のままで
ある。その後、時刻t4において、発振クロックａがイン
バータ（12）のスレッショルド電位VTH2に達すると、即
ち、発振クロックａがほぼ安定すると、クロックｅがイ
ンバータ（12）から出力され、該クロックｅを1/2分周
した分周信号ｆがＴフリップフロップ（13）から出力さ
れる。
時刻t5において、クロックｇが立ち下がった場合、分周
信号ｆの「０」がＤフリップフロップ（14）に保持され
る為、信号ｈは「１」から「０」に立ち下がる。従っ
て、カウンタ回路（19）がカウント動作を開始して発振
クロックａの発振が安定するのをハード的に待機し、ク
ロックｇが「０」に固定される。
信号ｆの「０」がＤフリップフロップ（14）に保持され
る為、信号ｈは「１」から「０」に立ち下がる。従っ
て、カウンタ回路（19）がカウント動作を開始して発振
クロックａの発振が安定するのをハード的に待機し、ク
ロックｇが「０」に固定される。
時刻t6において、Ｄフリップフロップ（22−ｎ）の出力
信号が「１」となってオーバーフロー信号ｊが出力され
ると、主発振回路の発振クロックａが安定したことを示
す信号ｋがNORゲート（25）から出力される。そして、
入力命令IPINSが１マシンサイクルだけ「１」になる
と、信号ｋはCP3のタイミングで内部バスI/OBUSに取り
込まれる。その後、CP4のタイミングでNORゲート（24）
（25）より成るフリップフロップがリセットされる。内
部バスI/OBUSに取り込まれた信号ｋをソフト的に判断し
て、副発振回路の発振クロックに基づくシステムクロッ
クから主発振回路の発振クロックａに基づくシステムク
ロックに切り換える訳であるが、前記CP4のタイミング
で「１」となるリセット信号ｉによってカウンタ回路
（19）を再度リセットし、再度オーバーフロー信号ｊに
基づく信号ｋを内部バスI/OBUSに取り込んで、複数の信
号ｋが内部バスI/OBUSに取り込まれたことをソフト的に
検出して副発振回路の発振クロックに基づくシステムク
ロックから主発振回路の発振クロックａに基づくシステ
ムクロックへの切り換えを更に確実にしてもよい。ま
た、オーバーフロー信号ｊに基づくNORゲート（24）の
出力信号を割り込み要求信号INTとして使用し、割り込
み処理によって、副発振回路の発振クロックに基づくシ
ステムクロックから主発振回路の発振クロックａに基づ
くシステムクロックへの切り換えを行ってもよい。
信号が「１」となってオーバーフロー信号ｊが出力され
ると、主発振回路の発振クロックａが安定したことを示
す信号ｋがNORゲート（25）から出力される。そして、
入力命令IPINSが１マシンサイクルだけ「１」になる
と、信号ｋはCP3のタイミングで内部バスI/OBUSに取り
込まれる。その後、CP4のタイミングでNORゲート（24）
（25）より成るフリップフロップがリセットされる。内
部バスI/OBUSに取り込まれた信号ｋをソフト的に判断し
て、副発振回路の発振クロックに基づくシステムクロッ
クから主発振回路の発振クロックａに基づくシステムク
ロックに切り換える訳であるが、前記CP4のタイミング
で「１」となるリセット信号ｉによってカウンタ回路
（19）を再度リセットし、再度オーバーフロー信号ｊに
基づく信号ｋを内部バスI/OBUSに取り込んで、複数の信
号ｋが内部バスI/OBUSに取り込まれたことをソフト的に
検出して副発振回路の発振クロックに基づくシステムク
ロックから主発振回路の発振クロックａに基づくシステ
ムクロックへの切り換えを更に確実にしてもよい。ま
た、オーバーフロー信号ｊに基づくNORゲート（24）の
出力信号を割り込み要求信号INTとして使用し、割り込
み処理によって、副発振回路の発振クロックに基づくシ
ステムクロックから主発振回路の発振クロックａに基づ
くシステムクロックへの切り換えを行ってもよい。
以上より、主発振回路の発振クロックａの発振が一定レ
ベル（スレッショルド電位VTH2）に達してある程度安定
した後、予め定められた時間（カウンタ回路（19）がリ
セット解除されてからオーバーフロー信号ｊを出力する
までの時間）をハード的に待機して、副発振回路の発振
クロックに基づくシステムクロックから主発振回路の発
振クロックａに基づくシステムクロックに切り換える様
にした為、例え、振動子の発振開始特性が異なったり、
プリント基板の配線パターンに基づく浮遊容量が異なっ
たりしても、待機時間のためのプログラムを追加するこ
となく同一のプログラムのままで対応可能となる。従っ
て、プログラムの作成が繁雑になったり、プログラムが
複雑になったりする等の問題を解決できることになる。
ベル（スレッショルド電位VTH2）に達してある程度安定
した後、予め定められた時間（カウンタ回路（19）がリ
セット解除されてからオーバーフロー信号ｊを出力する
までの時間）をハード的に待機して、副発振回路の発振
クロックに基づくシステムクロックから主発振回路の発
振クロックａに基づくシステムクロックに切り換える様
にした為、例え、振動子の発振開始特性が異なったり、
プリント基板の配線パターンに基づく浮遊容量が異なっ
たりしても、待機時間のためのプログラムを追加するこ
となく同一のプログラムのままで対応可能となる。従っ
て、プログラムの作成が繁雑になったり、プログラムが
複雑になったりする等の問題を解決できることになる。
（ト）発明の効果 本発明によれば、振動子自体の発振開始特性、プリント
基板の配線パターンに基づく浮遊容量等の条件に関わら
ず、主発振回路の発振クロックが発振してから安定する
までの時間をハード的に待機した後、副発振回路の発振
クロックに基づくシステムクロックから主発振回路の発
振クロックに基づくシステムクロックに切り換えること
ができる。従って、プログラムの作成が繁雑になった
り、プログラムが複雑になったりする等の問題を解決で
きる利点が得られる。
基板の配線パターンに基づく浮遊容量等の条件に関わら
ず、主発振回路の発振クロックが発振してから安定する
までの時間をハード的に待機した後、副発振回路の発振
クロックに基づくシステムクロックから主発振回路の発
振クロックに基づくシステムクロックに切り換えること
ができる。従って、プログラムの作成が繁雑になった
り、プログラムが複雑になったりする等の問題を解決で
きる利点が得られる。
第１図は本発明回路を示す回路図、第２図及び第３図は
第１図の動作を示すタイミングチャートである。 （２）（６）……NANDゲート、（７）（８）（24）（2
5）……NORゲート、（12）……インバータ、（13）……
Ｔフリップフロップ、（14）……Ｄフリップフロップ、
（15）……ANDゲート、（19）……カウンタ回路。
第１図の動作を示すタイミングチャートである。 （２）（６）……NANDゲート、（７）（８）（24）（2
5）……NORゲート、（12）……インバータ、（13）……
Ｔフリップフロップ、（14）……Ｄフリップフロップ、
（15）……ANDゲート、（19）……カウンタ回路。
Claims (2)
- 【請求項１】主発振回路と、発振周波数が前記主発振回
路の発振周波数より低い副発振回路とを備え、電源遮断
時、前記副発振回路の発振クロックから得られるシステ
ムクロックに基づいて動作し、電源復帰時、前記主発振
回路の発振クロックから得られるシステムクロックに基
づいて動作するマイクロコンピュータにおいて、 カウンタ回路と、 電源遮断状態を示す電源遮断信号によって前記主発振回
路の発振クロックを停止する発振制御回路と、 前記主発振回路の発振クロックに基づいて前記カウンタ
回路のためのカウントクロックを発生するカウントクロ
ック発生回路と、 前記電源遮断信号に基づいて前記カウンタをリセット保
持すると共に、電源復帰によって前記主発振回路の発振
クロックが所定レベルの時点から所定時間遅延した時点
で前記カウンタをリセット解除する遅延回路と、 前記カウンタ回路のオーバーフロー出力によってセット
されて、前記主発振回路の発振安定状態を示すフラグ回
路と、を備え、 前記フラグ回路の出力を判定することによって、前記副
発振回路の発振クロックから得られるシステムクロック
から、前記主発振回路の発振クロックから得られるシス
テムクロックに切り換えることを特徴とするマイクロコ
ンピュータの発振切換回路。 - 【請求項２】フラグ回路の出力にて割り込み処理を行う
ことによって、前記副発振回路の発振クロックから得ら
れるシステムクロックから、前記主発振回路の発振クロ
ックから得られるシステムクロックに切り換えることを
特徴とする請求項（１）記載のマイクロコンピュータの
発振切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142291A JPH0782406B2 (ja) | 1990-05-31 | 1990-05-31 | マイクロコンピュータの発振切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142291A JPH0782406B2 (ja) | 1990-05-31 | 1990-05-31 | マイクロコンピュータの発振切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0434611A JPH0434611A (ja) | 1992-02-05 |
| JPH0782406B2 true JPH0782406B2 (ja) | 1995-09-06 |
Family
ID=15311965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142291A Expired - Lifetime JPH0782406B2 (ja) | 1990-05-31 | 1990-05-31 | マイクロコンピュータの発振切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782406B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3264139B2 (ja) * | 1994-07-07 | 2002-03-11 | 株式会社デンソー | マイクロコンピュータの駆動装置 |
-
1990
- 1990-05-31 JP JP2142291A patent/JPH0782406B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434611A (ja) | 1992-02-05 |
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