JPH03288229A - 命令再試行処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は命令再試行処理方式に関し、特に／＜イブライ
ン方式を採用した情報処理装置の命令再試行処理方式に
関する。

従来技術 従来、情報処理装置において命令処理実行中にハードウ
ェア障害が発生した場合には、障害を検出した時点で直
ちに動作を停止し、障害発生時に実行していた命令から
再試行を行うことにより、間欠的な障害によりシステム
が停止するのを防ぐ方式がとられている。

この命令再試行を行うためには、障害を検出して停止し
た時点でその時実行中の命令を再試行するために必要な
情報が保存されていることが必要である。これを例をあ
げて説明すると、以下のようになる。

すなわち、第２図において、命令１はレジスタＡの内容
をメモリのアドレスＸの内容と加算してその結果をレジ
スタＡへ格納する命令である。命令１を実行していると
きにハードウェア障害が発生し、停止した時点ですでに
レジスタＡの内容が命令１の結果により更新されていた
場合は、命令１の再試行はできない。また命令１の実行
結果が正しいという保証もないため、結局命令再試行は
行えず、システムを停止させる以外に方法はない。

また、第２図の命令２はレジスタＢの内容を使用してア
ドレス修飾を行い、求められたアドレスＹのデータをレ
ジスタＢに格納する命令であり、ハードウェア障害が発
生した場合は、命令１と同様の理由で命令再試行は行え
ない。

上記の問題を解決するための方法として、各レジスタに
対応したヒストリレジスタを設け、レジスタが更新され
る時に更新前の内容を対応するヒストリレジスタに保存
することが考えられる。こうすることにより上記の命令
１および命令２の場合でも命令再試行を行うことが可能
となる。しかしながら、実際には各レジスタに１対１に
対応するヒストリレジスタを設けるとハードウェア量が
非常に増加するため、あるレジスタのグループ（例えば
１６個の汎用レジスタ）に対して１つのヒストリレジス
タを設けるという方法がとられることが多い。

上述したように、レジスタのグループに対して１つのヒ
ストリレジスタのみしか設けない場合、１つの命令の中
で同一グループ内のレジスタを複数個更新するような命
令では、障害発生時に命令再試行が行えなくなるという
欠点がある。

１つの命令で複数個のレジスタを更新する命令のうちの
代表的なものに、メモリから複数レジスタへのロード命
令がある。この命令はメモリのデータをレジスタへ移送
するだけであるので基本的には命令再試行可能であるが
、ロードされるレジスタの少く共１つがこの命令のアド
レス修飾のために使用されているような場合は、障害発
生時に命令再試行を行うことができない。この命令は実
行頻度が高いため、命令再試行ができないと装置の信頼
性を大きく低下させる原因となる。

発明の目的 本発明の目的は、装置の障害発生時における命令実行に
対する影響をできるだけ少くし、信頼度の向上を図った
命令再試行処理方式を提供することである。

発明の構成 本発明によれば、ハードウェア障害の発生に応答して、
命令再試行を行う命令再試行処理方式であって、実行す
べき命令が複数レジスタへのロード命令であることを検
出する検出手段と、命令の実行結果を書込むレジスタと
命令のアドレス修飾に用いられるレジスタとの一致を検
出する比較手段とを設け、ハードウェア障害の発生に応
答して、前記検出手段により複数レジスタへのロード命
令が検出されているとき、前記比較手段よりの比較結果
に応じて、前記命令の再試行を行うか否かを判定するよ
うにしたことを特徴とする命令再試行処理方式が得られ
る。

実施例 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。

第１図において、命令レジスタ１はメインメモリ（図示
せず）からキャッシュメモリ４を経由して読出された命
令を格納するレジスタである。アドレス生成回路２は命
令レジスタ１に格納された命令がメモリオペランドを使
用す、る命令である場合に、オペランドのアドレス計算
を行なう回路、アドレス変換回路３はアドレス生成回路
２の出力として得られたオペランドの論理アドレスを物
理アドレスに変換する回路、キャッシュメモリ４はメイ
ンメモリの内容の一部をコピーとして処理装置内に持つ
ことにより性能を向上させるためのメモリである。

制御記憶１７はマイクロプログラムを格納するためのメ
モリである。レジスタファイル１８は命令で使用するレ
ジスタ群を含んでいる。オペランドレジスタ２０．２１
は演算に必要なオペランドを格納するレジスタ、ＡＬＵ
２５は命令により決められた演算を行う回路、リザルト
レジスタ２４は演算結果を格納するレジスタである。セ
レクタ２２はオペランドレジスタ２１に入力されるデー
タを切替える回路である。

レジスタファイル１８、オペランドレジスタ２０および
２１、セレクタ２２、ＡＬＵ２５、リザルトレジスタ２
４はマイクロプログラムにより制御され、これらを制御
するための制御信号は制御記憶１７から信号線１７−１
．　１７−２．・・・１７−ｎを使用して各回路に分配
される（行先は図示して０ない）。ヒストリレジスタ１
９はレジスタファイル１８へのデータの書込みが行われ
た時に書込まれるレジスタの書込み前の内容を格納する
レジスタである。

本処理装置はバイブライン制御方式を採っており、ｉ３
図に示すような５段のノくイブラインステージが独立し
て動作する。命令は５段の、＜イブラインステージを通
過することにより実行される。

デコーダ５は命令レジスタ１に格納されている命令語の
命令コードをデコードして制御記憶１７に格納されてい
るマイクロプログラムの実行開始アドレスを作成する。

作成されたアドレスはレジスタ８および９を経由して制
御記憶１７へ供給される。デコーダ５ではまた、この命
令が複数レジスタへのロード命令であるか否かを検出し
ており、複数レジスタへのロード命令である場合には信
号線５−１に“１２が出力される。

デコーダ６は命令語の中の結果を書込むレジスタを指定
するフィールドをデコードする。またデコーダは命令語
の中のアドレス修飾に使用するレジスタを指定するフィ
ールドをデコードする。比較回路２８はデコーダ６およ
びデコーダ７の出力を比較する回路である。比較の結果
、命令レジスタ１に格納されている命令の結果を書込む
レジスタがアドレス修飾に使用するレジスタとは異なっ
ている場合は、信号線２８−１に“１”が出力される。

信号線５−１および２８−１が共に“１”の場合、アン
ドゲート２９の出力が“１”となり、レジスタ１０に“
１１がセットされる。レジスタ１０の出力はパイプライ
ン動作に従ってレジスタ１１、レジスタ１２の順にセッ
トされる。

レジスタ１３は制御記憶１７から出力されるレジスタフ
ァイル１８への書込み信号１７−１によりセットされる
。すなわちレジスタファイル１８の内容が更新されたと
きにセットされる。レジスタ１３がａｌ”にセットされ
ている状態で、さらにレジスタファイル１８への書込み
信号１７−１力（出力された場合は、もしレジスタ１２
力（“Ｏｏてあった場合、インバータ１５の出力が“１
”となるので、アンドゲート１６の出力は“１”となり
、レジスタ１４に“１”がセ・ソトされる。

一方、レジスタ１２が“１”であった場合は、レジスタ
１４には“０”がセ・ソトされる。レジスタ１４はハー
ドウェア障害が発生したとき１こ、その時実行中の命令
から再試行できるか否ｈλを示すもので、レジスタ１４
の内容が′１”の場合ｌｔ再試行不可とみなされる。

エラーチエツク回路２６はリザルトレジスタ２４の出力
のエラーチエツク（］くリテイチェ・ツク）を行う回路
である。エラーチエツク回路２６１こよりエラーが検出
された場合は、エラー表示フラク′３０がセットされ、
その出力により処理装置のクロックが停止されると共に
、再試行制御回路２７に対しエラーが報告される。

以下、処理動作について順を追って説明する。

これから実行しようとする命令は命令レジスタ１にセッ
トされる。この命令が複数レジスタへのロード命令であ
る場合、デコーダ・５の出力信号線５−１が“１°とな
る。また、この命令が更新しようとするレジスタおよび
アドレス修飾で使用するレジスタはデコーダ６およびデ
コーダ７により判定され、その出力は比較回路２８によ
り比較される。

この命令が更新しようとするレジスタのうちの１つがこ
の命令のアドレス修飾が使用するレジスタと一致してい
る場合には、比較回路２８の出力２８−１はＯとなる。

したがってアンドゲート２９の出力は“０”となり、レ
ジスタ１０には“０”がセットされる。

一方、この命令のオペランドアドレスすなわちロードデ
ータのアドレスはアドレス生成回路２によって計算され
（Ａステージ）、アドレス変換回路３によって物理アド
レスに変換された後、キャッシュメモリ４へ送られる（
Ｔステージ）。キャッシュメモリ４から読出されたデー
タは信号線４−１およびセレクタ２２を経由してオペラ
ンドレジスタ２１へ転送される（Ｃステージ）。この時
点ではレジスタ１０の内容はレジスタ１１を経てレジス
タ１２に格納されており、その内容は“０”となってい
る。オペランドレジスタ２１に格納されたデータはＡＬ
Ｕ２５を経由してリザルトレジスタ２４に格納される（
Ｅステージ）。リザルトレジスタ２４の内容はセレクタ
２３を経由してレジスタファイル１８に格納される（Ｗ
ステージ）。

この命令では、複数個のレジスタに対してデータがロー
ドされるため、キャッシュメモリ４から複数回データが
読出され、オペランドレジスタ２１、リザルトレジスタ
２４を経由してレジスタファイル１８の中の複数のレジ
スタに対して順番にデータがロードされる。１回目のデ
ータがレジスタファイル１８に書込まれる時には、制御
記憶１７の出力信号線１７−１が“１゛となるため、レ
ジスタ１３に“１”がセットされる。この時点ではレジ
スタ１４の内容は“０°であるため、この状態でハード
ウェア障害により停止したとしても１回目のデータが書
込まれる前のデータがヒストリレジスタ１９に格納され
ており、命令再試行は可能である。

さらに２回目のデータがレジスタファイル１８に書込ま
れる時には、信号線１７−１、レジスタ１３の出力、お
よびインバータ１５の出力がすべて“１”となるため、
レジスタ１４には“１″がセットされると同時にヒスト
リレジスタ１９の内容は新しいデータに置きかえられる
。したがってこの時点以後、この命令が終了するまでの
間にハードウェア障害により停止した場合は、命令再試
行は不可となる。

次に、実行する命令が更新しようとするレジスタと、そ
の命令のアドレス修飾で使用するレジスタが異なる場合
には、信号線５−１１および２８−１が共に“１”とな
るので、レジスタ１０には“１゜がセットされ、以後レ
ジスタ１１、レジスタ１２の順に“１”がセットされる
。したがって、インバータ１５の出力は“０°となり、
レジスタファイル１８に対して複数回データの書込みが
行われてもレジスタ１４の内容は“０”のままである。

この命令を実行している間にハードウェア障害が発生し
た場合、レジスタ１４の出力は“０”となっているため
、命令再試行が可能であり、再試行制御回路２７による
再試行処理が行われる。

発明の詳細 な説明したように、本発明によれば、複数レジスタのロ
ード命令を実行する場合に、その命令によりロードされ
るレジスタとその命令のアドレス修飾に使用されるレジ
スタが異なっているか否かを判定し、異なっている場合
にはノ１−ドウエア障害発生時に命令再試行を可能とす
ることにより、装置に障害が発生したときの影響を小さ
くでき、信頼度を向上させるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は命令の
動作の概要を示す図、第３図は本実施例におけるパイプ
ライン制御の各ステージを示した図である。 主要部分の符号の説明 １・・・・・・命令レジスタ ５〜７・・・・・・デコーダ ２６・・・・・・エラーチエツク回路 ２７・・・・・・再試行制御回路、 ２８・・・・・・比較回路

Claims (1)

【特許請求の範囲】
1. （１）ハードウェア障害の発生に応答して、命令再試行
   を行う命令再試行処理方式であって、実行すべき命令が
   複数レジスタへのロード命令であることを検出する検出
   手段と、命令の実行結果を書込むレジスタと命令のアド
   レス修飾に用いられるレジスタとの一致を検出する比較
   手段とを設け、ハードウェア障害の発生に応答して、前
   記検出手段により複数レジスタへのロード命令が検出さ
   れているときに、前記比較手段よりの比較結果に応じて
   、前記命令の再試行を行うかどうかを判定するようにし
   たことを特徴とする命令再試行処理方式。