JPH02278448A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH02278448A JPH02278448A JP1101378A JP10137889A JPH02278448A JP H02278448 A JPH02278448 A JP H02278448A JP 1101378 A JP1101378 A JP 1101378A JP 10137889 A JP10137889 A JP 10137889A JP H02278448 A JPH02278448 A JP H02278448A
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- JP
- Japan
- Prior art keywords
- address
- memory
- data
- error
- access
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ制御回路に関し、特にエラーが検出され
たデータを修正して上位装置に送出するメモリ制御方式
に関する。
たデータを修正して上位装置に送出するメモリ制御方式
に関する。
従来技術
従来、この種のメモリ制御方式においては、データチエ
ツク時にエラーの発生が検出されると、メモリコントロ
ーラにより該エラーの検出が上位制御部に通知されると
ともに、そのエラーデータを修正して上位制御部に送信
していた。
ツク時にエラーの発生が検出されると、メモリコントロ
ーラにより該エラーの検出が上位制御部に通知されると
ともに、そのエラーデータを修正して上位制御部に送信
していた。
このような従来のメモリ制御方式では、データにエラー
が発生すると、該データの修正が行われて上位制御部に
送信されているだけなので、−度エラーが発生したデー
タのアドレスを再度アクセスした場合に再びエラーが発
生する可能性があり、データに対する信頼性が悪くなる
という欠点がある。
が発生すると、該データの修正が行われて上位制御部に
送信されているだけなので、−度エラーが発生したデー
タのアドレスを再度アクセスした場合に再びエラーが発
生する可能性があり、データに対する信頼性が悪くなる
という欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、データの信頼性が失われずにすみ、シス
テム全体の高信頼性を実現することができるメモリ制御
回路の提供を１］的とする。
されたもので、データの信頼性が失われずにすみ、シス
テム全体の高信頼性を実現することができるメモリ制御
回路の提供を１］的とする。
発明の構成
本発明によるメモリ制御回路は、メモリから読出された
データにエラーが検出されたとき、該データを修正して
上位装置に送出するメモリ制御回路であって、前記エラ
ーが検出されたデータのアドレスを格納するアドレス格
納手段と、前記アドレス格納手段に格納されたアドレス
に対応するアドレスに修正されたデータを格納する代替
メモリと、前記上位装置から入力されたアドレスと前記
アドレス格納手段に格納されたアドレスとを比較する比
較手段と、前記比較手段により一致か検出されたとき、
該アドレスによるアクセスを前記メモリから前記代替メ
モリに切換える切換手段とを有することを特徴とする。
データにエラーが検出されたとき、該データを修正して
上位装置に送出するメモリ制御回路であって、前記エラ
ーが検出されたデータのアドレスを格納するアドレス格
納手段と、前記アドレス格納手段に格納されたアドレス
に対応するアドレスに修正されたデータを格納する代替
メモリと、前記上位装置から入力されたアドレスと前記
アドレス格納手段に格納されたアドレスとを比較する比
較手段と、前記比較手段により一致か検出されたとき、
該アドレスによるアクセスを前記メモリから前記代替メ
モリに切換える切換手段とを有することを特徴とする。
実１恒例
次に、本発明の一実施例について図面を参ｌαして説明
する。
する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、メモリコントローラ１は図示せぬ上位
制御部からのデータ書込みコマンドを受信すると、イン
タフェース１００上のデータおよびアドレスをデータバ
ス１０１およびアドレスバス１０２を介して引取り、そ
のアドレスに相当するメモリ部２の番地にデータを書込
む。
る。図において、メモリコントローラ１は図示せぬ上位
制御部からのデータ書込みコマンドを受信すると、イン
タフェース１００上のデータおよびアドレスをデータバ
ス１０１およびアドレスバス１０２を介して引取り、そ
のアドレスに相当するメモリ部２の番地にデータを書込
む。
このとき同時に、メモリコントローラ１はそのデータに
対するチエツクデータを作成し、そのアドレスに対応す
るチエツクデータメモリ部３の番地に書込む。
対するチエツクデータを作成し、そのアドレスに対応す
るチエツクデータメモリ部３の番地に書込む。
また、メモリコントローラ１は上位制御部からのデータ
読出しコマンドを受信すると、インタフェース１００上
のアドレスをアドレスバス１０２を介して引取り、その
アドレスに相当するメモリ部２の番地からデータを読出
すとともに、そのアドレスに対応するチエツクデータメ
モリ部３の番地からチエツクデータを読出し、該チエツ
クデータによりメモリ部２から読出されたデータのチエ
ツクを行う。
読出しコマンドを受信すると、インタフェース１００上
のアドレスをアドレスバス１０２を介して引取り、その
アドレスに相当するメモリ部２の番地からデータを読出
すとともに、そのアドレスに対応するチエツクデータメ
モリ部３の番地からチエツクデータを読出し、該チエツ
クデータによりメモリ部２から読出されたデータのチエ
ツクを行う。
このチエツクによりメモリ部２から読出されたデータに
エラーが検出されないときには、そのデータをインタフ
ェース１００を介して上位制御部に送信する。
エラーが検出されないときには、そのデータをインタフ
ェース１００を介して上位制御部に送信する。
このチエツクによりメモリ部２から読出されたデータに
エラーか検出されたときには、チエツクデータによりそ
のデータの修正を行ってインタフェース１００を介して
上位制御部に送信する。
エラーか検出されたときには、チエツクデータによりそ
のデータの修正を行ってインタフェース１００を介して
上位制御部に送信する。
二のとき、メモリコントローラ１はエラーが検出された
データのアドレスをアドレスメモリ部５に格納するとと
もに、そのアドレスに対応する代替メモリ４の番地に修
正したデータを書込む。
データのアドレスをアドレスメモリ部５に格納するとと
もに、そのアドレスに対応する代替メモリ４の番地に修
正したデータを書込む。
この後に、メモリコントローラｌが再度上位制御部から
のデータ書込みコマンドまたはデータ読出しコマンドを
受信すると、メモリコントローラ１はインタフェース１
００上のアドレスとアドレスメモリ部５内のアドレスと
を比較し、上位制御部からのアドレスか以前エラーの発
生したアドレスか否かを判１折する。
のデータ書込みコマンドまたはデータ読出しコマンドを
受信すると、メモリコントローラ１はインタフェース１
００上のアドレスとアドレスメモリ部５内のアドレスと
を比較し、上位制御部からのアドレスか以前エラーの発
生したアドレスか否かを判１折する。
メモリコントローラ１は上位制御曲部からのアドレスカ
以前エラーの発生したアドレスであると判断すると、バ
ッファ部６を制御してデータバス［０■の接続を代替メ
モリ部４に切換え、当該データの書込みまたは読出しを
代替メモリ部４に対して行う。
以前エラーの発生したアドレスであると判断すると、バ
ッファ部６を制御してデータバス［０■の接続を代替メ
モリ部４に切換え、当該データの書込みまたは読出しを
代替メモリ部４に対して行う。
これにより、上位制御部からのアクセスが以前エラーの
発生したアドレスに対するものであっても、当該アクセ
スが代替メモリ部４に対して行われるので、データの信
頼性が失われずにすみ、システム全体の高信頼性を実現
することができる。
発生したアドレスに対するものであっても、当該アクセ
スが代替メモリ部４に対して行われるので、データの信
頼性が失われずにすみ、システム全体の高信頼性を実現
することができる。
このように、上位制御部からのアクセスが以前エラーの
発生したアドレスに対するものであることがメモリコン
トローラ１で検出されたとき、該アクセスをバッファ部
６においてメモリ部２がら代替メモリ部４に切換えるよ
うにすることによって、データの信頼性が失われずにす
み、メモリ部２における高信頼性を実現することができ
る。よって、システム全体の高信頼性を実現することが
できる。
発生したアドレスに対するものであることがメモリコン
トローラ１で検出されたとき、該アクセスをバッファ部
６においてメモリ部２がら代替メモリ部４に切換えるよ
うにすることによって、データの信頼性が失われずにす
み、メモリ部２における高信頼性を実現することができ
る。よって、システム全体の高信頼性を実現することが
できる。
発明の詳細
な説明したように本発明によれば、上位装置からのアク
セスが以前エラーの発生したアトレスに対するものであ
ることを検出したとき、該アクセスをメモリから修正さ
れたデータが格納された代替メモリに切換えるようにす
ることによって、データの信頼性が失われずにすみ、シ
ステム全体の高信頼性を実現することかできるという効
果かある。
セスが以前エラーの発生したアトレスに対するものであ
ることを検出したとき、該アクセスをメモリから修正さ
れたデータが格納された代替メモリに切換えるようにす
ることによって、データの信頼性が失われずにすみ、シ
ステム全体の高信頼性を実現することかできるという効
果かある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・メモリコンＩ・ローラ ２・・・・・・メモリ部 ４・・・・・・代替メモリ部 ５・・・・・・アドレスメモリ部 ６・・・・・バッファ部
る。 主要部分の符号の説明 １・・・・・・メモリコンＩ・ローラ ２・・・・・・メモリ部 ４・・・・・・代替メモリ部 ５・・・・・・アドレスメモリ部 ６・・・・・バッファ部
Claims (1)
- （１）メモリから読出されたデータにエラーが検出され
たとき、該データを修正して上位装置に送出する、メモ
リ制御回路であって、前記エラーが検出されたデータの
アドレスを格納するアドレス格納手段と、前記アドレス
格納手段に格納されたアドレスに対応するアドレスに修
正されたデータを格納する代替メモリと、前記上位装置
から入力されたアドレスと前記アドレス格納手段に格納
されたアドレスとを比較する比較手段と、前記比較手段
により一致が検出されたとき、該アドレスによるアクセ
スを前記メモリから前記代替メモリに切換える切換手段
とを有することを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101378A JPH02278448A (ja) | 1989-04-20 | 1989-04-20 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101378A JPH02278448A (ja) | 1989-04-20 | 1989-04-20 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02278448A true JPH02278448A (ja) | 1990-11-14 |
Family
ID=14299133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1101378A Pending JPH02278448A (ja) | 1989-04-20 | 1989-04-20 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02278448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016153928A (ja) * | 2015-02-20 | 2016-08-25 | 日本電気株式会社 | 記憶装置およびその制御方法 |
-
1989
- 1989-04-20 JP JP1101378A patent/JPH02278448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016153928A (ja) * | 2015-02-20 | 2016-08-25 | 日本電気株式会社 | 記憶装置およびその制御方法 |
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