JPS62251941A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、記憶保護機構を備えたデータ処理装置に関
する。

〔従来の技術〕

第２図は従来の記憶保護機構を備えたデータ処理装置の
一例を示すブロック図であり、図において（１）はメモ
リ・バス、（２）は中央処理装置（以下ＣＰＵという）
、ｆ３１は主記憶装ｍｔ、１４１はチャネル装置り％（
２０）はＣＰＵ　１２１のキャッシュ・メモリ、（２１
）はＣＰＵ　ｔ２１のキー・メモリの写し、（３０）は
主記憶装置（３１の記憶部、（３１）は主記憶装置ｆ３
１のキー・メモリである。キャッシュ争メモリ（２０）
には主記憶装置（３）の記憶内容の一部の写しが格納さ
れており、キー・メモリの写しく２１）にはキー拳メ七
Ｉ）　（３１）の内容と同じ内容が格納されている。

次に動作について説明する。

記憶保護機構を備えたデータ処理装置においては、主記
憶装［Ｃ３１はキー・メモリ（３１）を有する。

このキー・メモ’）　（３１）には、記憶部（３０）を
適当な大きさのページ（二分割した時のそのページに対
する書き込み、または読み出しを制御する数ビットから
なる記憶保護用コードが格納されている。

ＣＰＵ　＋２１、チャネル装置ｔ＋４１などが主記憶装
置（３）の記憶部（３０）をアクセスする場合、アクセ
スすべき番地を示すアドレス信号の他に参照コードを付
加して主記憶装置（３）と問答を行なう。主記憶装置１
３）は、この参照コードと参照の領域に対応するキー・
メモリ（３１）の内容とを比較し、比較の結果により、
アクセスの可否を決定する。これは主記憶装置（３）の
内容が誤った誓込みによって破壊されることを防止する
ためである。

参照コードが適切でないために、記憶部（３ｏ）の参照
を許可しない場合は、記憶保護違反として、そのことを
ＣＰＵ　（２１またはチャネル装置（４）に通知する。

ＣＰＵ　＋２１がキャッシュ０メモリを有するデータ処
理装置においては、動作が上記と少し異なってくる。チ
ャネル装置＋４１からの主記憶装置（３）への参照は上
記と同じであるが、ＣＰＵＩ２１からの場合は、参照コ
ードとの比較は、ＣＰＵＩ２１のキー管メモリの写しく
　２１　）　１ｍ格納されているコードとの間で行なう
。

〔発明が解決しようとする問題点〕

記憶保護機構というのは、ソフトウェアを多重化して走
らせる場合、プログラムのミスによる他人のプログラム
の不正破壊を防ぐために設けられるものであるが、ＣＰ
ＵＩ２１＋二キヤツシユ・メモＩバ２０）が装備されて
いる上記データ処理装置のような場合（二は、ＣＰＵ［
２）のキー争メモリの写しく２１）とキー・メモリ（３
１）の内容が異なりてくるというようなハードウェアの
誤りが原因で、記憶保護違反が検出されることがある。

このハードウェアの誤りは、本来、マシンチェック割込
みとすべきものである。

この発明は上記のような問題点を解消するためになされ
たもので、ハードウェアの誤りが原因で検出された記憶
保護違反を通常のプログラムのミスによる記憶保護違反
から分離して処理するデータ処理装置を提供することを
目的とする。

〔問題点を解決するための手段〕

この発明のデータ処理装置は、記憶保護違反を検出する
と、主記憶装置のキー管メモリの当該ページのコードを
読み出し、該コードをキー・メモリの写しの当該ページ
のコードと比較する手段と、上記キー−メそりのコード
と上記キー・メモリの写しのコードが不一致の場合に、
記憶保護違反の割込みをハードウェアのマシンチェック
割込み（二切替える手段を持たせたものである。

〔作用〕

この発明（＝おける中央処理装置は、記憶保護違反を検
出すると、主記憶装置のキー１メモリの当該ページのコ
ードとキー・メモリの写しの当該ページのコードを比較
することによって、記憶保護違反からハードウェアの誤
りに起因するものを分離する。

〔発明の実施例〕

第１図はこの発明の一実施例を示すブロック図であり、
図においてｆｉｌ、＋３１．　（２０）　、　（２１）
　。

（３１）は第２図の同一符号が示す部分と同じまたは相
当する部分を示し、（２ａ）はＣＰＵ、（２２）はメモ
リ管理機構、（２３）はキー・メモリ比軟機構、（２４
）はメモリーバス（１）のインタフェース・レジスタ、
（２５）はＣＰＵ　（２ａ）　　の内部バス、（２０１
）は参照コード、（２０２）は記憶保護違反信号である
。

次に動作について説明する。

メモリ管理機構（２２）は、ＣＰＵ　Ｃ２＆）内のメモ
リへのアクセスを制御する。すなわち、必要なデータが
キャッシュ・メモリ（２０）上にあるかどうかの判断、
無い場合の主記憶装ｆＲ１３１からの当該データの取り
込み制御などを行うとともに、参照コード（２０１）と
キー・メモリの写しく２１）の内容の比較を行う。

メモリ管理機構（２２）で、記憶保護違反が検出される
と、記憶保護違反信号（２０２）でキー・メモリ比較機
構（２３）に伝えられる。

メモリ比較機構（２３）は、記憶保護違反信号（２０２
）を受けると、主記憶装置（３）のキー・メモリ（３１
）の当該ページのコードを読み出し、該コードとキー・
メモリの写しく２１）の当該ページのコードを比較し、
不一致の場合には、ハードウェアの誤りとして、記憶保
護違反の割込みを、ハードウェアのマシンチェック割込
みに切替えて処理する。

なお、上記実施例には、キー・メモリ比較機構（２３）
がハードウェアで構成されているものを示したが、これ
らの処理を全てマイクロプログラムで行う構成とするこ
ともできる。

〔発明の効果〕

以上のように、この発明によれば、従来、ハードウェア
の誤りにもかかわらず、記憶保護違反として、ソフトウ
ェアに起因する誤りとして処理されていたものが、ハー
ドウェアの誤りとして正しく処理されることになり、信
頼性が向上するという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来の記憶保護機構を備えたデータ処理装＋ｌの一例
を示すブロック図である。 図においてｉｌｌはメモリ・バス、（２ａ）はＣＰＵ。 （３）は主記憶装置！、（２０）はキャッシュ・メモリ
、（２１）はキー・メモリの写し、（２２）はメモリ管
理機構、（２３）はキー・メモリ比較機構、（２４）は
インタフェース−レジスタ、（２５）は内部バス、（３
１〕はキー・メモリ、（２０１）は参照コード、（２０
２）は記憶保護違反信号である。 なお各図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 主記憶装置が記憶保護のためのキー・メモリを有し、中
   央処理装置が上部主記憶装置の内容の一部の写しである
   キャッシュ・メモリと上記キー・メモリの内容の写しで
   あるキー・メモリの写しを有するデータ処理装置におい
   て、 上記中央処理装置内に設けられ、上記中央処理装置のメ
   モリアクセス要求に対し上記キャッシュ・メモリ内にあ
   るものは上記キャッシュ・メモリにアクセスし、上記キ
   ャッシュ・メモリにないものは上記主記憶装置から上記
   キャッシュ・メモリへ転送した上で上記キャッシュ・メ
   モリへアクセスするよう制御するメモリ管理機構、 上記中央処理装置からのメモリアクセス要求に際し、ア
   ドレス信号と共に出力される参照コードを、上記アドレ
   ス信号により定められる参照領域に対する上記キー・メ
   モリの写しの内容と比較し、両者が不一致の場合記憶保
   護違反信号を出力する手段、 この記憶保護違反信号が出力された時、上記参照領域に
   対する上記キー・メモリの写しの内容を上記主記憶装置
   内のキー・メモリの内容と比較し、両者が不一致の場合
   上記記憶保護違反信号をマシンチェック信号に切換えて
   出力する手段、 を備えたことを特徴とするデータ処理装置。