JPH04143837A - マイクロプロセッサとマルチマイクロプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は外部割り込み機能を有するマイクロブ０−ｔｒ
ッサに関するものである。

従来の技術 近年、オーディオ機器や家庭電化製品にいたるまで多く
の機器にマイクロプロセッサが使用されている。マイク
ロプロセッサには種々の割り込み要求によって実行中の
プログラムを中断し、割り込みの種類に応じた割込処理
プログラムを実行する割り込み機能が備えられている。

この割り込みの種類の一つに外部割り込みがある。外部
割り込みとはマイクロプロセッサの外部から与えられた
信号により発生する割り込みである。

以下に、従来のマイクロプロセッサの一例について説明
する。

第５図は従来のマイクロプロセッサの外部割込入力回路
の構成を示すブロック図である。

第５図において、５０はマイクロプロセッサの外部割込
入力端子である。外部割込入力端子５０に接続された信
号線の立ち上がりエツジ、立ち下がりエツジ、もしくは
信号線をＬｏｗレベルとするとマイクロプロセッサに割
り込み処理を行わせることができる。これらの割り込み
要因はマイクロプロセッサによって異なる。例えばＭＮ
１８７２０４（例えばｒＭＮ１８７２０４ＬｓＩ説明書
（松下電子工業）」参照）では立ち上がり工、ジもしく
は立ち下がりエツジで外部割り込みを受は付ける。どち
らのエツジを育効にするかは内部レジスタ（図示せず）
で指定できる。外部割込入力端子５０から入力された割
込信号は、ンユミットトリガ入力の入力バッファ５１を
介してマイクロプロセッサ内部の割り込み検出回路（図
示せず）へ送られる。また、外部割込入力端子５０の状
態をソフトウェアで読み込めるように割込信号線はバッ
ファ５２を介してマイクロプロセッサ内部ノデータパス
に接続されている。この読み込みの際には読み出し信号
５３が使用される。

発明が解決しようとする課題 しかしながら上記のような構成では外部割込入力端子は
出力端子としての機能を持たないため、複数のマイクロ
プロセッサを同期をとって動作させたり、互いに割り込
みをかけあったりする場合に外部割込入力端子以外に出
力ポートが必要になるという課題を有していた。

例えば、第６図に示すようにマイクロプロセッサ６１．
　６２．　　Ｅ３３．　　マイクロプロセッサ６４の４
個のマイクロプロセッサの外部割込入力端子５０を互い
に接続し、インタラブドによって互いの動作の同期をと
る場合、外部割込入力端子５０には信号の出力機能がな
いため外部割込入力端子５０以外に出力端子６０を使用
しなければならない。

さらに、このように接続した場合、あるマイクロプロセ
ッサが割り込み要因を出力した場合、自身には割り込み
がかからないようにするために、ソフトウェアで自身の
割り込みを事前に禁止しておく必要がある。

また、外部割り込み機能を使わない場合、外部割込入力
端子５０は汎用の入力端子として使用することはできる
が、出力端子として使用することはできないという課題
を有していた。

本発明は上記従来の課題を解決するもので、複数のマイ
クロプロセッサを同期をとって動作させたり、互いに割
り込みをかけあったりする動作を外部割込端子のみで実
現すると共に、汎用性の高いマイクロプロセッサを提供
することを目的とする。

課題を解決するための手段 上記目的を達成するために本発明のマイクロプロセッサ
は、外部割込入力端子としての機能と出力端子としての
機能の双方の機能を持つ外部割込入出力端子を具備する
という構成を有している。

また本発明のマイクロプロセッサは、マイクロプロセッ
サ自身が割り込み要因を発生している場合には外部割り
込みを禁止する割込制御回路を具備している。さらに、
本発明のマイクロプロセッサは割込制御回路を動作の要
否を指定する割込制御レジスタを具備している。

作用 本発明は上記した構成により、外部割込端子にマイクロ
プロセ、す自身が信号を出力可能となり、また、割込制
御回路はマイクロプロセッサ自身が割り込み要因を発生
しているかどうかを判断し、自身が割り込み要因を発生
している場合には外部割り込みを禁止する。さらに、割
込制御レジスタによって割込制御回路の動作の要否が決
定されることとなる。

実施例 以下、本発明の一実施例のマイクロプロセッサについて
、図面を参照しながら説明する。

第１図は本発明の一実施例におけるマイクロプロセッサ
の外部割込入出力回路の構成を示したブロック図であり
、工はマイクロプロセッサの外部割込入出力端子、２は
シュミットトリガ入力の入カハッフハ　３は内部バッフ
ハ　４は出力ラッチ、５はオープンドレイン出力の出力
バッファである。

以上のように構成されたマイクロプロセッサの外部割込
入出力回路について、以下、第１図を用いてその動作を
説明する。

まず、マイクロプロセッサが外部割込入出力端子１に信
号を出力する場合、内部データバス６を介して書込信号
７を用いて出力ラッチ４に値が書き込まれる。出力ラッ
チ４は１ビツトのラッチである。出力ラッチ４に書き込
まれた値は出力バッファ５を介して外部割込入出力端子
１へ出力されると共に大力バッファ２へ入力される。外
部割込入出力端子１はマイクロプロセッサの外部回路（
図示せず）に接続されているため、入カバ・ソファ２へ
は外部回路からの信号と出力バッファ５の出力信号の双
方が入力される。出力バッファ５はオープンドレインの
出力であるため外部割込入出力端子１にはプルアップ抵
抗が必要である。入カバソファ２の出力信号はマイクロ
プロセッサ内部の割込検出回路（図示せず）へ送られる
。また、外部割込入出力端子１の状態をソフトウェアで
読み込めるように入力バッファ２の出力は内部バッファ
３を介してマイクロプロセッサの内部データノ（ス６に
接続されている。この読み出し動作用の制御信号が続出
信号８である。

割り込み要因が外部割込入出力端子１のＬｏｗレベルで
あるとすると、マイクロプロセッサの外部回路が外部割
込入出力端子１をＬｏｗレベルに保った場合と、マイク
ロプロセッサ自身が出力ラッチ４にＯを書き込んだ場合
に割込検出回路に割り込み要因が入力されることになる
。割り込み要因が入力され、かつ、外部割り込みが許可
されている場合にマイクロプロセッサは外部割り込み用
の割込処理プログラムを実行する。

以上のように本実施例によれば、外部割込入力端子とし
ての機能と出力端子としての機能の双方の機能を持つ外
部割込入出力端子を設けることにより、複数のマイクロ
プロセッサを同期をとって動作させたり互いに割り込み
をかけあったりする場合に、各マイクロプロセッサの外
部割込入出力端子を相互に接続するだけでよい。

例えば、第４図に示すようにマイクロプロセッサ４１，
４２，４３．４４の４個のマイクロプロセッサの外部割
込入出力端子１を互いに接続するだけで、インタラブド
によって互いの動作の同期をとることができる。なお、
４５はプルアップ抵抗である。

また、外部割り込み機能を使わない場合には、外部割込
入出力端子１は入出力端子として使用することができる
。

次に、本発明の第２の実施例におけるマイクロプロセッ
サについて説明する。

第２図は本発明の第２の実施例におけるマイクロプロセ
ッサの外部割込入出力回路の構成を示したブロック図で
あり、第２図（ａ）は概略ブロック図、第２図（ｂ）は
具体ブロック図である。第１図と同一符号のブロックは
同一の機能を有する。９は割込制御回路であり、マイク
ロプロセッサ自身が割り込み要因を発生している場合に
は割込検出回路に対して割り込み要因を入力しないよう
に動作する。１０は論理ゲートであり、割り込み要因が
Ｌｏｗレベルである場合の割込制御回路９の具体的な回
路である。

以上のように構成されたマイクロプロセッサの外部割込
入出力回路について、以下、第２図を用いてその動作を
説明する。

外部割込入出力端子１．入力バッファ２．内部バッファ
３．出力ラッチ４．出力バッファ５．続出手段（内部デ
ータバス）６．書込信号７．読出信号８は第１の実施例
と同じであるので説明を省略する。

マイクロプロセッサ自身が出力ラッチ４を用いて割り込
み要因を発生させた場合、割込制御回路９の２つの入力
に同時に割り込み要因が入力される。この場合には、割
込制御回路８は割り込み要因を割込検出回路へ送らない
。一方、マイクロプロセッサ自身は割り込み要因を発生
せず、外部割込入出力端子１から割り込み要因が入力さ
れた場合には割込制御回路９は割り込み要因を割込検出
回路へ送る。

割り込み要因が外部割込入出力端子１のＬｏｗレベルで
あるとすると、割込制御回路９は論理ゲ−）１０で実現
できる（第２図（ｂ）参照）。出力ラッチ４がＬｏｗを
出力している場合は、外部割込入出力端子１のレベルに
無関係に論理ゲート１０の出力はＨｉｇｈに保たれる。

一方、出力ラッチ４がＨｉｇｈを出力している場合は、
外部割込入出力端子１のレベルがそのまま論理ゲート１
０から出力され、割込検出回路へ入力される。従って、
マイクロプロセッサ自身が割り込み要因を出力した場合
には、その割り込み要因は割込検出回路に入力されない
こととなる。

以上のように本実施例によれば、割込制御回路９を設け
ることにより、マイクロプロセッサ自身が割り込み要因
を外部割込入出力端子１から出力した場合には、割り込
み処理に移行することはない。例えば第４図のシステム
において、マイクロプロセッサは外部割込入出力端子１
が互いに接続された他のマイクロプロセッサに割り込み
要因を出力しても、自身が割り込みを受けることはない
。

即ち、ソフトウェアによって予め外部割り込みを禁止す
る処理が不要になる。

次に、本発明の第３の実施例におけるマイクロプロセッ
サについて説明する。第３図は本発明の第３の実施例に
おけるマイクロプロセッサの外部割込入出力回路の構成
を示したブロック図であり、第３図（ａ）は概略ブロッ
ク図、第３図（ｂ）は具体ブロック図である。第１図、
第２図と同一符号のブロックは同一の機能を有する。１
１は割込制御回路であり、制御レジスタ１２の値によっ
て、マイクロプロセッサ自身が割り込み要因を発生した
場合には割込検出回路に対して割り込み要因を入力する
かしないかを制御する。１２は制御レジスタであり、マ
イクロプロセッサは内部データバス６を介して書込信号
１４を用いて制御レジスタ１２に値を書き込む。論理ゲ
ート１０と論理ゲート１３で、割り込み要因がＬｏｗレ
ベルである場合の割込制御回路１１の具体的な回路を構
成する。

以上のように構成されたマイクロプロセッサの外部割込
入出力端子について、以下、第３図を用いてその動作を
説明する。

外部割込入出力端子１．大力バッファ２．内部バッファ
３．出力ラッチ４．出力バッファ５．読出手段６．書込
信号７．読出信号８．論理ゲート１０は第１の実施例、
第２の実施例と同じであるので説明を省略する。

マイクロプロセッサ自身が出力ラッチ４を用いて割り込
み要因を発生させた場合、割込制御回路１１の２つの入
力に同時に割り込み要因が入力される。この場合に、制
御レジスタ１２は割り込み要因を割込検出回路へ送るか
、送らないかを割込制御回路１１に指示する。割込制御
回路１１は制御レジスタ１２の指示に従って割込検出回
路へ割り込み要因を送ったり、送らなかったりする。

一方、マイクロプロセッサ自身は割り込み要因を発生せ
ず、外部割込入出力端子１から割り込み要因が入力され
た場合には割込制御回路１１は割り込み要因を割込検出
回路へ送る。

割り込み要因が外部割込入出力端子１のＬｏｗレベルで
あるとすると、割込制御回路１１は論理ゲート１０と論
理ゲート１３で実現できる（第３図（ｂ）参照）。

出力ラッチ４がＬｏｗを出力している場合、即ち、マイ
クロプロセッサ自身が割り込み要因を発生している場合
には制御レジスタ１２の出力がそのまま論理ゲート１３
から出力される。制御レジスタ１２の出力がＨｉｇｈで
あれば論理ゲート１３の出力もＨｉｇｈとなるため、出
力ラッチ４から出力された割り込み要因は出カバソファ
５．入カバッファ２．論理ゲー）１０を介して割込検出
回路へ送られる。制御レジスタ１２の出力がり。

Ｗであれば論理ゲート１３の出力もＬｏｗとなるため、
出力ラッチ４から出力された割り込み要因は論理ゲート
１０を通過せず、結果として割り込み要因は割込検出回
路へ送られない。

出力ラッチ４がＨｉｇｈを出力している場合、即ち、マ
イクロプロセッサ自身が割り込み要因を発生していない
場合には、論理ゲート１３の出力は制御レジスタ１２の
出力レベルとは無関係にＨｌｇｈに保たれる。従って、
外部割込入出力端子１のレベルが大力バッファ２．論理
ゲート１０を介して割り込み検出回路へ送られる。従っ
て、マィクロプロセッサ自身が割り込み要因を出力して
いない場合には、マイクロプロセッサの外部から入力さ
れた割り込み要因はそのまま割込検出回路へ送られる。

以上のように本実施例によれば、割込制御回路１１、制
御レジスタ１２を設けることにより、マイクロプロセッ
サ自身が割り込み要因を外部割込入出力端子１から出力
した場合に、割込処理に移行するか、しないかを制御レ
ジスタ１２によって選択できる。例えば、第４図のシス
テムにおいて、マイクロプロセッサは、外部割込入出力
端子１が互いに接続された他のマイクロプロセッサに割
り込み要因を出力した場合に、自身が割り込みを受ける
か、受けないかを選択できる。もちろん、他のマイコン
が割り込み要因を出力した場合には無条件に割込検出回
路に割り込み要因が入力される。

なお、上記３つの実施例では具体例として割り込み要因
が外部割込入出力端子１のＬｏｗレベルである場合につ
いて説明したが、割り込み要因はこれに限ることな（、
外部割込入出力端子１の立ち上がりエツジや立ち下がり
エツジであっても良い。

また、第３の実施例で説明した制御レジスタ１２は通常
のマイクロプロセッサに設けられている割込許可レジス
タにビットを追加して実現しても良い。

また、外部割込入出力端子１の状態をマイクロプロセッ
サがソフトウェアで読み込む必要がなければ、内部バッ
ファ３は不要である。

発明の効果 以上のように本発明は、外部割込入力端子としての機能
と出力端子としての機能の双方の機能を持つ外部割込入
出力端子を具備することにより、複数のマイクロプロセ
ッサを割り込み機能を用いて同期をとって動作させる場
合に、割込信号出力専用の端子を外部割込端子以外に設
ける必要がなく、余った出力端子を他の機能実現に割り
当てることができ、その実用的効果は大きい。

もちろん、外部割込機能を使わない場合には外部割込端
子を通常の出力端子として使用することも可能である。

また、割込制御回路を設けることにより、自身が発生し
た割り込み要因に対しては外部割り込みを自動的に受付
なくすることができ、割り込み要因を出力する前に外部
割り込みの受付を禁止する処理等のソフトウェアの負担
を軽減することができる。

さらに、割込制御回路の動作の要否を指定する割込制御
レジスタを具備することにより、さらに汎用性の高いマ
イクロプロセッサを実現できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるマイクロプロセ
ッサの外部割込入出力回路の構成を示したブロック図、
第２図は本発明の第２の実施例におけるマイクロプロセ
ッサの外部割込入出力回路の構成を示したブロック図、
第３図は本発明の第３の実施例におけるマイクロプロセ
ッサの外部割込入出力回路の構成を示したブロック図、
第４図は本発明のマイクロプロセッサを外部割込入出力
端子を用いて複数個接続したマイクロプロセッサシステ
ムの接続図、第５図は従来のマイクロプロセッサの外部
割込入力回路の構成を示すブロック図、第６図は従来の
マイクロプロセッサを外部割込入力端子および出力端子
を用いて複数個接続したマイクロプロセッサシステムの
接続図である。 １・・・外部割込入出力端子、　　２．５１・・・入力
バッファ、　　３．５２・・・内部ハッフハ　　４・・
・出力ラッチ、　　５・・・出力バッフハ　　６・・・
内部データバス、　　７，１４・・・書込信号、　　８
．５３・・・続出信号、　　１０．１３・・・論理ゲー
ト。

Claims (5)

【特許請求の範囲】
1. （１）外部割り込み入力端子としての機能と出力端子と
   しての機能の双方の機能を持つ外部割込入出力端子を具
   備するマイクロプロセッサ。
2. （２）マイクロプロセッサ自身が割り込み要因を発生し
   ている場合には外部割り込みを禁止する割込制御回路を
   具備する請求項１記載のマイクロプロセッサ。
3. （３）割込制御回路の動作の要否を指定する割込制御レ
   ジスタを具備する請求項２記載のマイクロプロセッサ。
4. （４）外部割込入出力端子はマイクロプロセッサ内部の
   入力バッファの入力と、オープンドレイン出力の出力バ
   ッファの出力に接続されている請求項１、２または３記
   載のマイクロプロセッサ。
5. （５）外部割込入力端子としての機能と出力端子として
   の機能の双方の機能を持つ外部割込入出力端子を具備し
   た複数のマイクロプロセッサを、前記外部割込入出力端
   子どうしで相互に接続したマルチマイクロプロセッサシ
   ステム。