JPH02263222A - ディジタル・シグナル・プロセッサーのリセット入力方式 - Google Patents

ディジタル・シグナル・プロセッサーのリセット入力方式

Info

Publication number
JPH02263222A
JPH02263222A JP1085243A JP8524389A JPH02263222A JP H02263222 A JPH02263222 A JP H02263222A JP 1085243 A JP1085243 A JP 1085243A JP 8524389 A JP8524389 A JP 8524389A JP H02263222 A JPH02263222 A JP H02263222A
Authority
JP
Japan
Prior art keywords
reset
dsp
reset input
power
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1085243A
Other languages
English (en)
Inventor
Fumio Onimaru
鬼丸　文夫
Toshiharu Abe
寿治 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
NEC Tohoku Corp
Original Assignee
NEC Corp
NEC Tohoku Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, NEC Tohoku Corp filed Critical NEC Corp
Priority to JP1085243A priority Critical patent/JPH02263222A/ja
Publication of JPH02263222A publication Critical patent/JPH02263222A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Complex Calculations (AREA)
  • Microcomputers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 禾発明は、ディジタル・シグナル・プロセッサー（ＤＳ
Ｐ）の制御方式に関し、特に直列人出カバッファをクリ
アする為のＤＳＰへのリセット入力方式に関する。
〔従来の技術〕
従来、この種の制御はある一定の周期で、又は処理を開
始する直前に、外部上位装置からリセット信号が供給さ
れていた。
〔発明が解決しようとする課題〕
上述した従来のＤＳＰ！Ｊセット制御は、外部上位装置
に完全に依存しているので、外部上位装置のリセット供
給信号線に障害が生じた場合や、リセット供給をしない
外部上位装置の場合、電源投入中はＤＳＰにリセットが
入力されなくなる。直列伝送を制御するＤＳＰへの入出
カイネーブル信号が、ノイズ等により一瞬でも狂ってし
まうと直列入出力データにずれが生じてしまうが、ＤＳ
Ｐにリセットが入力されることにより直列人出力バッフ
ァがクリアされ、以降正常な伝送が行なわれる。しかし
、リセット入力がなければ正常に戻らない為、直列伝送
品質が劣化すると（・う欠点がある。
〔課題を解決するための手段〕
本発明のＤＳＰへのリセット入力方式は、周期的リセッ
ト回路と、パワーオンリセット信号と周期的リセット信
号の論理和出力する論理ゲートを有し、更にパワーオン
リセットと周期的リセットをデータバスを介してＤＳＰ
内で区別する為のラッチ回路と論理ゲートを有している
。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
ある一定の周期でリセット信号を出力する周期的リセッ
ト回路１と電源が投入された時にリセット信号を出力す
るパワーオンリセット回路２の各出力信号は、論理ゲー
ト３に信号線１３および２３を介して入力される。論理
ゲート３は前記各出力信号の論理和をとり、その出力を
デジタル信号制御装置（ＤＳＰ）４ヘリセツト入力とし
て信号線３４を介して供給する。論理ゲート６はＤＳＦ
４から信号線４６１を介してイネ、−プル信号が供給さ
れる。論理ゲート６はディスエーブル時はハイインピー
ダンスであり、ＤＳＦ４からイネーブル信号が供給され
たときゲートが開からデータを読み込む、電源が投入さ
れた時は、パワーオンリセット回路２により信号線２５
を介してリセット信号がラッチ回路５へ供給されリセッ
トされる。
この状態でＤＳＦ４が論理ゲート６からデータを読み込
むとローが入力される。一方、ＤＳＦ４からデータ線４
５を介してデータハイをラッチ回路５に出力すれば、電
源の再投入をしない限りＤＳＦ４は論理ゲート６がラッ
チ回路５から受けたデータハイを読み込むことになる。
このようにして１．パワーオンリセット入力と周期的リ
セットの区別ができ、マイクロ制御プログラム実行上の
支障は生じない。
以上の周期的リセット回路１．パワーオンリセット回路
２．論理ゲート３．ラッチ回路５．および論理ゲート６
はＤＳＰ４搭載パッケージ上に設けられる。
〔発明の効果〕
以上説明したように本発明は、ＤＳＰの直列伝送品質を
劣化させない為のＤＳＦのリセット入力をパッケージ内
部で行なうことにより、上位装置にリセット供給機能を
持たない既存のシステム内に使うことが可能となり、汎
用性を持つことができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図である。 ｌ・・・・・・周期的リセット回路、２・・・・・・パ
ワーオンリセット回路、３・・・・・・論理ゲート、４
・・・・・・ディジタル・シグナル・プロセッサー　５
・・・・・・う、子回路、６・・・・・・論理ゲート。 代理人　弁理士　　内　原　　　１ 日

Claims (1)

    【特許請求の範囲】
  1. ディジタル・シグナル・プロセッサー搭載パッケージ内
    に、該ディジタル・シグナル・プロセッサーへの周期的
    リセット回路を有し、パワーオンリセットと周期的リセ
    ットを該ディジタル・シグナル・プロセッサー内で区別
    する為のラッチ回路と論理ゲートを有することを特徴と
    するディジタル・シグナル・プロセッサーのリセット入
    力方式。
JP1085243A 1989-04-03 1989-04-03 ディジタル・シグナル・プロセッサーのリセット入力方式 Pending JPH02263222A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1085243A JPH02263222A (ja) 1989-04-03 1989-04-03 ディジタル・シグナル・プロセッサーのリセット入力方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1085243A JPH02263222A (ja) 1989-04-03 1989-04-03 ディジタル・シグナル・プロセッサーのリセット入力方式

Publications (1)

Publication Number Publication Date
JPH02263222A true JPH02263222A (ja) 1990-10-26

Family

ID=13853125

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1085243A Pending JPH02263222A (ja) 1989-04-03 1989-04-03 ディジタル・シグナル・プロセッサーのリセット入力方式

Country Status (1)

Country Link
JP (1) JPH02263222A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506225B1 (ko) * 1998-05-06 2005-10-24 삼성전자주식회사 두개의리셋단자를제공하는원칩마이크로프로세서에사용되는리셋로직회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506225B1 (ko) * 1998-05-06 2005-10-24 삼성전자주식회사 두개의리셋단자를제공하는원칩마이크로프로세서에사용되는리셋로직회로

Similar Documents

Publication Publication Date Title
US6016066A (en) Method and apparatus for glitch protection for input buffers in a source-synchronous environment
EP0479230A3 (en) Recovery method and apparatus for a pipelined processing unit of a multiprocessor system
US5644707A (en) Computer mainframe signal monitoring system
US6581120B1 (en) Interrupt controller
JPH05181982A (ja) 大規模集積回路装置
JPH02263222A (ja) ディジタル・シグナル・プロセッサーのリセット入力方式
JPH08171504A (ja) エミュレ−ション装置
US5896514A (en) Logic implementation of control signals for on-silicon multi-master data transfer bus
KR0152931B1 (ko) 인터럽트 제어회로
US5179678A (en) Address/control signal input circuit for a cache controller which clamps the address/control signals to predetermined logic level clamp signal is received
KR970011438B1 (ko) 교환기의 버스 선택 장치
JPH0738399A (ja) 双方向バッファ回路
JPH05242025A (ja) バスラッチ回路
JPH063423A (ja) 半導体回路
JPS6057459A (ja) シングル・チップ・マイクロ・コンピュ−タ
JPH03225546A (ja) オプション基板の実装有無確認方法
KR970007157Y1 (ko) 시스템버스와 다수 병렬포트 사이의 인터페이스 장치
US20060101364A1 (en) Method and apparatus for data distribution in a high speed processing unit
JPH06132946A (ja) 冗長構成装置
JPS58169614A (ja) バス制御方式
JPH02150932A (ja) 情報処理装置
JPH0346048A (ja) データ処理システム
JPH0439103B2 (ja)
JPH03209523A (ja) 命令データエラー検出方式
JPS61109154A (ja) 固定デ−タ・レジスタのエラ−検出方式