JPH08339340A - コンピュータ装置及びそのリセット方法 - Google Patents

コンピュータ装置及びそのリセット方法

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JPH08339340A
JPH08339340A JP8113525A JP11352596A JPH08339340A JP H08339340 A JPH08339340 A JP H08339340A JP 8113525 A JP8113525 A JP 8113525A JP 11352596 A JP11352596 A JP 11352596A JP H08339340 A JPH08339340 A JP H08339340A
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JP
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cpu
interface
memory
computer
circuit
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JP8113525A
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Allan Strosman James
ジェームズ・アラン・ストロスマン
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Abstract

(57)【要約】 【課題】 コンピュータ装置をマニュアルで物理的にリ
セットすることなくシステム・リセットを実行できるよ
うにするコンピュータ装置を提供すること。 【解決手段】 コンピュータ装置は、ＣＰＵ（中央処理
装置）、取り外し可能なメモリ回路、Ｉ／Ｏコプロセッ
サ、入力デバイス、並びにシステム・マネジメント・ア
イコン、システム・マネジメント・メニュー、及びポイ
ンティング・アイコンを持つシステム・マネージャを含
む。システム・マネジメント・メニューは、アプリケー
ション・プログラムをリスタートするオプション、コン
ピュータ装置をリセットするオプション、コンピュータ
装置を物理的にリセットせずに新しいカートリッジをセ
ットするオプション、またメニューを終了するオプショ
ンをユーザに提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的にはカート
リッジ・ベースのコンピュータ装置に関し、特にカート
リッジ・ベースのコンピュータ装置の、アイコンをベー
スにしたリセットに関する。
【０００２】
【従来の技術】ビデオ・グラフィック・コンピュータ装
置は周知の通り一般的な民生品である。代表的な装置
は、ゲーム等のアプリケーションの画像を表示する普通
のテレビ受像機に接続されるデータ処理装置を含む。デ
ータ処理装置は、普通はカートリッジの形にパッケージ
されたＲＯＭ（読出し専用メモリ）から制御用ソフトウ
ェアを受信する。カートリッジは取り外しできるように
データ処理装置に装着される。アプリケーションを実行
するため制御用ソフトウェアによって用いられる位置情
報をプレーヤが入力できるように、マウス、ジョイステ
ィック、タッチパッド、タッチスクリーン、スイッチ・
パッド、ライト・ガン等のポインティング・デバイスが
少なくとも１つはデータ処理装置に接続される。
【０００３】通常、データ処理装置は、ＣＰＵ（中央処
理装置）１個とこれに関連するＲＡＭ（ランダム・アク
セス・メモリ）やブートＲＯＭ（ブートストラップ読出
し専用メモリ）を含む揮発性、不揮発性のメモリ、テレ
ビ（ＲＦビデオ）信号ジェネレータ、及び各種ポインテ
ィング・デバイスとインタフェースをとるＩ／Ｏ（入出
力）プロセッサを持つ。このようなシステムの大きな特
徴として、これらの構成要素をまとめて接続するために
マザーボードまたはシステム・プレーナが用いられる。
【０００４】ジョイスティックは、方向データをコンピ
ュータ装置に入力するための方向性ポインティング・デ
バイスである。普通ジョイスティックは、ベースと細長
い「スティック」から構成され、スティックは通常はユ
ーザの手によって握られる。普通このスティックは、ベ
ース側のある点を中心に旋回し、ベースに対して垂直な
デフォルト位置を持つ。デフォルトの垂直位置から離れ
たスティックの旋回運動は、スティックをデフォルトの
垂直位置から離隔するのに必要な方向でのベースに対し
て平行な方向入力と解釈される。通常、スティックの上
部にボタンが置かれる。ボタンとスティックに関連した
スイッチを閉じるイベントは、コンピュータ装置で実行
されているアプリケーションのための制御入力として用
いられる。またジョイスティックは普通、スイッチや他
の「閉じる」型の入力デバイスとのみ組合わせられる。
【０００５】
【発明が解決しようとする課題】市販のビデオ・グラフ
ィック・コンピュータ装置はこれまで、システムをリセ
ットするためにユーザが物理的に手を加える必要がある
ように設計されてきた。リセットが望ましいと考えられ
る条件には、プログラム・メモリ・カートリッジの変更
等がある。このようなコンピュータ装置はしかし、リセ
ット、リスタート及び別のプログラム・カートリッジの
選択を、ソフトウェア制御により行う機能が欠けてい
た。
【０００６】
【課題を解決するための手段】本発明に従って、プログ
ラム・メモリ・カートリッジをベースにしたコンピュー
タ装置用の「システム・マネージャ」が提供される。シ
ステム・マネージャはシステム・マネジメント・アイコ
ン、システム・マネジメント・メニュー及び移動可能な
ポインティング・アイコンを含む。ユーザはシステム・
マネジメント・アイコンにより、移動可能なポインティ
ング・アイコンを通してシステム・マネジメント・メニ
ューにアクセスできる。システム・マネジメント・メニ
ューが表示されると、移動可能なポインティング・アイ
コンがユーザによって用いられ、複数の「システム・マ
ネジメント・オプション」から選択が行われる。ここで
ユーザは、コンピュータ装置のオペレーティング・シス
テムをアプリケーション・プログラム内から効率よくコ
ントロールできる。
【０００７】システム・マネジメント・メニューにはオ
プションとして、「ゲームのリスタート」、「システム
のリセット」、「新規カートリッジ」及び「メニュー終
了」がある。システム・マネジメント・メニューは、
「ウィンドウ」と似ており、アクティブなときだけ表示
できる。またシステム・マネジメント・メニューは表示
画面のどこにでも表示でき、常にフォアグラウンドに表
示される。
【０００８】ユーザはシステム・マネージャを通して、
特に、物理的に手を加えることなくリセット、リスター
トまたは別のプログラム・メモリ・カートリッジの選択
が行える。ユーザはただシステム・マネジメント・メニ
ューから、コンピュータ装置のオペレーティング・シス
テムに実行させたい目的のオプションを選択するだけで
よい。
【０００９】本発明の目的は、ユーザによって開始され
るシステム・リセットを行うためにユーザによるマニュ
アル操作を必要としないコンピュータ装置を提供するこ
とである。
【００１０】本発明の他の目的は、ユーザがアプリケー
ション・プログラム内からコンピュータ装置のオペレー
ティング・システムをコントロールできるようにするこ
とである。
【００１１】本発明の利点は、上記を含めて、本発明の
詳細な説明から明確になろう。
【００１２】
【発明の実施の形態】
【数１】 は以降バーＸと記載する。
【００１３】図１、図２を参照する。本発明のコンピュ
ータ・システム１０が示してある。システム１０は、図
１の通り、プログラム・カートリッジ１４が取り外し可
能に接続されたデータ処理装置１２で構成される。デー
タ処理装置１２にはまた標準テレビ受像機（ＴＶ）１
６、及びタッチパッド１９と２本のジョイスティック２
０ａ、２０ｂを持つ入力デバイス１８が接続される。入
力デバイス１８はデータ処理装置１２に、タッチパッド
１９上のスタイラス２１の動きに対応した方向座標型デ
ータを送る。また、入力デバイス１８はデータ処理装置
１２に、ジョイスティック２０ａ、２０ｂの動きに対応
した方向型データを送る。図１には示していないが、標
準ＴＶ１６は、複合ビデオ信号を受信するスピーカ対と
表示装置に置き換えてもよい。入力デバイス１８は、シ
リアル・データ・リンク２２によりデータ処理装置１２
に接続する。ＴＶ１６はＲＦビデオ・リンク２４により
データ処理装置１２に接続する。
【００１４】カートリッジ１４は、カートリッジ・コネ
クタ２８に接続し、よってカートリッジ１４内のデバイ
スをデータ処理装置１２内のデバイスに電気的に接続す
るエッジ・カード・コネクタ２６を持つ。
【００１５】処理装置１２は、ＳＹＳＴＥＭ（システ
ム）バス３１が関連づけられたＣＰＵ（中央処理装置）
３０、Ａ／Ｖ（オーディオ／ビデオ）コントローラ／コ
プロセッサ３２、ＳＹＳＴＥＭバス３１からＡ／Ｖコン
トローラ／コプロセッサ３２によって生成されるＳＹＳ
ＴＥＭ'バス３４に接続されるシステム・メモリ３３、
第１及び第２のデコーダ・チップ（図示なし）、Ｉ／Ｏ
コプロセッサ３６、２つのカートリッジ・コネクタ（１
つは２８、もう１つは図示なし）、及び拡張コネクタ３
９で構成される。これらのデバイスは各図に示すように
回路内通信を行うよう接続される。追加回路２８は図２
に示しており、図２に関する本文で詳しく述べる。
【００１６】ＣＰＵ３０は、周知の通りＤＡＴＡ（デー
タ）バス、ＡＤＤＲＥＳＳ（アドレス）バス、ＣＯＮＴ
ＲＯＬ（制御）バスを含む複数のバスを生成する。これ
ら３つのバスはまとめてＳＹＳＴＥＭバス３１と呼ばれ
る。好適な実施例の場合、ＣＰＵ３０はIntel 80376で
ある。80376はIntel 80386SXのバリエーションであり周
知の通りである。80376が80386SXと異なる点として、80
376は１６ビット・モードではなく３２ビット・モード
で起動する。具体的には、ＣＲ０レジスタは0011H（001
1は１６進数）状態にされ、ビット０は論理１にされる
ので、３７６は実質的に３２ビット・メモリ・モードで
動作する。ページングが有効になり仮想３８６動作が可
能になる。
【００１７】Ａ／Ｖコントローラ／コプロセッサ３２
は、ＳＹＳＴＥＭバス３１から予備の３つの汎用Ｉ／Ｏ
デコーダ・ライン（ＧＰＩＯ１、ＧＰＩＯ２、ＧＰＩＯ
３）を生成する。各デコーダ・ラインは３２ビットのＩ
／Ｏアドレス範囲を提供する。汎用デコーダは、Ａ／Ｖ
コントローラ／コプロセッサ３２の外部のデバイスにア
クティブＬＯＷの３つのチップ・イネーブルを与えるの
に使用できる。汎用デコーダは、データ処理装置１２で
は、Ｉ／Ｏコプロセッサ３６（ＧＰＩＯ１）と２つのカ
ートリッジ・コネクタ（ＧＰＩＯ２とＧＰＩＯ３）への
アドレス範囲をデコードするのに用いられる。Ａ／Ｖコ
ントローラ／コプロセッサ３２の他の回路については以
下で説明する。
【００１８】システム・メモリ３３は、スクリーンＲＡ
Ｍ、システムＲＡＭ及びブートストラップＲＯＭ（全て
図示なし）で構成される。オンボードのスクリーンＲＡ
ＭとシステムＲＡＭは１メガバイトの３２ビットＤＲＡ
Ｍである。適切なＤＲＡＭは２５６キロバイト×１６ビ
ットのメモリ・チップのペアで３２ビットのメモリを提
供するよう設定されたToshiba TCS14170BJである。ＣＰ
Ｕ３０のアドレス空間の１部は、Ａ／Ｖコントローラ／
コプロセッサ３２内の複数の８ビット・レジスタにデコ
ードされる。内部位置は全て偶数アドレス境界にある。
ワード幅のＩ／Ｏ読出しと書込みが適宜実行できる。こ
の実施例の場合、バイト幅の書込みはワード幅のレジス
タでは実行できず、Ｉ／Ｏサイクルで奇数アドレスにア
クセスすることはできない。
【００１９】ブートストラップＲＯＭは常に１６ビット
幅である。ブートストラップＲＯＭは、多くのメーカが
生産している２個のＥＰＲＯＭ（消去可能なプログラマ
ブル読出し専用メモリ）２７Ｃ５１２で構成され、１２
８ＫのブートストラップＲＯＭになる。リセットに続い
て、ＲＯＭと内部メモリを含むＦ２００００ＨからＦＦ
ＦＦＦＦＨの１メガバイトのウィンドウが１６メガバイ
トのアドレス範囲全体で繰り返される。
【００２０】システム・メモリ３３は複数のデバイス間
で共有される。Ａ／Ｖコントローラ／コプロセッサ３２
はシステム・メモリのアービトレータであり、従ってＳ
ＹＳＴＥＭバス３１はＡ／Ｖコントローラ／コプロセッ
サ３２によってＳＹＳＴＥＭ'バス３４（ＤＡＴＡ'バ
ス、ＡＤＤＲＥＳＳ'バス及びＣＯＮＴＲＯＬ'バスで構
成される−全て図示なし）に変更される。従ってシステ
ム・メモリ３３はＳＹＳＴＥＭ'バス３４によりアクセ
スされる。
【００２１】Ｉ／Ｏコプロセッサ３６は、ＣＰＵ３０と
入力デバイス１８や、キーボード（図示なし）、コント
ローラ（図示なし）、マウス（図示なし）、プリンタ
（図示なし）等のオプションのデバイスを含めた数多く
の入力デバイスとのインタフェースをとる。好適な実施
例では、Ｉ／Ｏコプロセッサ３６は２ＭＨｚで動作する
MotorolaのプリプログラムドＭＣ６８ＨＣ７０５Ｃ（以
下"６８ＨＣ７０５"）である。６８ＨＣ７０５のＩ／Ｏ
コプロセッサ３６は、６８ＨＣ７０５を周辺デバイスと
設定することでＣＰＵ３０とインタフェースがとられ
る。つまり、１）ＤＡＴＡバスのＤ０乃至Ｄ７にＰＡ０
乃至ＰＡ７が接続され、２）ＣＯＮＴＲＯＬバスとＡＤ
ＤＲＥＳＳバスのＧＰＩＯ１（以下で説明するように、
Ａ／Ｖコントローラ／コプロセッサ３２によってデコー
ドされる３２バイト・アドレス範囲）、Ａ１、Ａ２にＰ
Ｂ７、ＰＢ１、ＰＢ２がそれぞれ接続され、３）ＣＯＮ
ＴＲＯＬバスのＡＤＳ、ＲＥＡＤＹ、Ｗ／ＲにＰＢ３、
ＰＢ４、ＰＢ５がそれぞれ接続される。Ｉ／Ｏコプロセ
ッサ３６はＡ／Ｖコントローラ／コプロセッサによって
デコードされ、Ｉ／Ｏ空間で４つの１６ビット・アドレ
スを持つ（ここではＡＳ０、ＡＳ２、ＡＳ４、ＡＳ
６）。
【００２２】６８ＨＣ７０５の内部のプログラムは以下
に述べるようにＣＰＵ３０とインタフェースをとる。６
８ＨＣ７０５は、プロセッサ・バスに直接接続し、ＣＰ
Ｕ３０へのＩ／Ｏポートとして動作するようになってい
る。各プロセッサ間でやりとりされるデータは、他方が
受信準備が出来るまで内部ラッチのペアによって保持さ
れる。各プロセッサへの状態ビットはデータ・ラッチの
状態を示す。それぞれ、状態ビットをチェックすること
によって、前のデータが読出されたかどうか、また新し
いデータが読出しを待っているかどうか指示できる。
【００２３】Ｉ／Ｏコプロセッサ３６は特に次に示す機
能を実現する。１）５０ｍｓタイマ、２）入力デバイス
から通信パケットを受信するシリアル・コントローラ・
リンク、３）各カートリッジ・コネクタ内のカートリッ
ジ１４の有無と、拡張コネクタ内の拡張デバイスやＣＤ
ドライブの有無を確認するカートリッジ／拡張装置セン
ス、４）システム・リセット、及び５）Ｉ2Ｃ ＮＶＲ
ＡＭ（不揮発性ＲＡＭ）インタフェース。Ｉ／Ｏコプロ
セッサ３６はまた、オプションのＤＳＡコンパクト・デ
ィスクを制御するシリアル・ラインを実現し、オプショ
ンのＣＤデバイスとの通信を可能にする。
【００２４】５０ｍｓタイマは、６８ＨＣ７０５のＩ／
Ｏコプロセッサ３６のウォッチドッグ・タイマを、定期
的５０ミリ秒間隔で終了するよう設定することで実現さ
れる。Ｉ／Ｏコプロセッサ３６は、ウォッチドッグ・タ
イマが終了する度に、Ａ／Ｖコントローラ／コプロセッ
サ３２のアナログ割込み０（ＡＩ０）でＣＰＵ３０に割
込みをかける（Ａ／Ｖコントローラ／コプロセッサは、
Ｉ／ＯコプロセッサがＡＩ０をＬＯＷにすることに応答
してＩＲＱラインを通してＣＰＵに割込みをかける）。
ＣＰＵはバイト０Ｆ０Ｈまたはバイト００ＨをＩ／Ｏポ
ートＡＳ０に書込むことによって５０ｍｓタイマをそれ
ぞれ有効、無効にする。タイマはデフォルトでは有効で
ある。
【００２５】Ａ／Ｖコントローラ／コプロセッサは、Ｃ
ＰＵの割込み確認サイクルの間に、割込み処理ルーチン
のアドレスをアサートする。割込み処理ルーチンにより
ＣＰＵがＩ／Ｏコプロセッサに対応した１６ビットＩ／
ＯポートＡＳ０から１バイト以上を読取る。Ａ／Ｖコン
トローラ／コプロセッサ３２はＩ／ＯポートＡＳ０が読
取られる度に、Ｉ／Ｏコプロセッサ３６を選択する。こ
れによりＣＰＵ３０とＩ／Ｏコプロセッサ３６の間のデ
ータ転送が可能になる。
【００２６】Ｉ／Ｏコプロセッサ３６は常に１バイトを
５０ｍｓの割込みに応答してＣＰＵに転送させる。この
バイトの下位ニブルは、最後の割込み確認サイクル以降
の５０ｍｓタイマの終了回数を格納し、このバイトの上
位ニブルはＣＰＵに転送されるＩ／Ｏデバイス・メッセ
ージ数を格納する。５０ｍｓタイマが無効の場合、この
バイトの下位ニブルは０である。１５を超えるメッセー
ジが受信された場合、上位ニブルで１５が送られ、残り
のメッセージは次の転送時に送られる。この最初のバイ
トの内容により、ＣＰＵがＩ／Ｏコプロセッサ３６から
後のバイトを読取ることがある。これはほとんどの場
合、入力デバイスからのデータのパケットである。通
常、入力デバイスはその状態が変化したときだけメッセ
ージを送る。従ってメッセージの転送頻度はかなり低く
なる。
【００２７】入力デバイス１８と他の入力デバイスは全
て、シリアル・データ・リンク２２を通してＩ／Ｏコプ
ロセッサ３６に接続される。個々の入力デバイス（入力
デバイス１８等）は、制御デバイスの動きをシリアル・
リンク２２で送るのに適したフォーマットに変換する。
入力デバイス１８はシリアル・データ・リンク２２を通
してデータ・パケットをシステム装置１２に送る。以下
で述べるが、データ・パケットの構造は入力デバイスの
タイプにより異なる。座標型デバイス（マウス、アナロ
グ・ジョイスティック、タッチパッド等）は、スイッチ
を閉じるタイプのデバイス（キーボード、デジタル・ジ
ョイスティック、スイッチパッド等）とはデータ・パケ
ットの構造が異なる。
【００２８】シリアル・コントローラ・リンク２２は、
データ受信ライン、ＶＣＣ（＋５ＶＤＣ）ライン、グラ
ウンド・ラインの３つのラインからなる。６８ＨＣ７０
５は、６８ＨＣ７０５のＰＤ０／ＲＤ１ピンを使ってシ
リアル・コントローラ・リンクのデータ受信ラインを実
現する。このピンは周知の非同期フォーマットを使用す
るシリアル・デバイスとのインタフェースとして用いら
れるようになっている。シリアル転送のフォーマット
は、毎秒４８００ビット、パリティなし、８データ・ビ
ット、１ストップ・ビットである。代わりにクロック同
期フォーマットも使用できる。シリアル・コントローラ
・リンク２２は、周知の６導体のミニＤＩＮプラグ・コ
ネクタ（図示なし）により外部デバイスに接続される。
入力デバイスはデイジ・チェーンにされ、従って１つの
デバイスがデータ処理装置１２に物理的に接続される。
例えばポインティング・デバイスのいわゆるマウスがシ
ステム１０に追加された場合、マウスは入力デバイス１
８に接続され、デバイス１８は処理装置１２に接続され
る。
【００２９】カートリッジ・センスと拡張装置センス
は、各カートリッジ・コネクタまたは拡張コネクタでの
カートリッジ１４の有無を調べるためのものであり、Ｉ
／Ｏコプロセッサ３６によってカートリッジ・コネクタ
２８のピンをポーリングすることによって実現される。
このピンは、システム・プレーナ上の適切なプルアップ
・レジスタ（図示なし）によって論理１にされ、カート
リッジ１４が正しく接続されているとピンは論理０にさ
れる。従って、各カートリッジ・センスにおける１はカ
ートリッジ１４の不在を示し、０はカートリッジ１４の
存在を示す。同様に、拡張装置センスにおける１はオプ
ションのＣＤドライブ等の拡張デバイスの不在を、０は
拡張デバイスの存在を示す。
【００３０】Ｉ／Ｏコプロセッサ３６は、Ｉ2Ｃ ＮＶ
ＲＡＭ（不揮発性ＲＡＭ）インタフェースを実現して、
不揮発性システムＲＡＭの５１２バイトの内容を読取
り、書込み、検査する。ＮＶＲＡＭ（図示なし）はPhil
ips SemiconductorのＰＣＦ８５９４で構成され、Ｉ2Ｃ
インタフェースを通してＩ／Ｏコプロセッサと回路通信
を行う。ＰＣＦ８５９４を２つ以上カスケード型にして
ＮＶＲＡＭ機能を拡張することもできる。ＮＶＲＡＭに
アクセスするのに３バイトのシーケンスが用いられる。
３バイトは全てＩ／ＯポートＡＳ０を通してアクセスさ
れる。ＣＰＵによってＩ／Ｏコプロセッサに書込まれる
最初のバイトは転送が読出しか書込みかを示し、Ｉ／Ｏ
コプロセッサにセグメント・アドレスを与える。このバ
イトの下位ニブルは転送のタイプを示す。０１ＨはＮＶ
ＲＡＭからの書込み、０２ＨはＮＶＲＡＭからの読出し
を示す。このバイトの上位ニブルは、ＮＶＲＡＭの２５
６バイト・セグメントに対応する４ビット・セグメント
番号である。ＮＶＲＡＭが５１２バイトであれば、下の
２つのセグメント（０と１）しか用いられない。読出し
と書込みの両方で次のバイトは同じである。次のバイト
はＣＰＵによって書込まれ、セグメント内でアクセスさ
れているバイトのアドレスである。最後のバイトは、Ｃ
ＰＵによってＩ／Ｏコプロセッサに書込まれるかそこか
ら読出され、ＮＶＲＡＭから読出されるかそこに書込ま
れるデータ・バイトである。
【００３１】Ｉ／Ｏコプロセッサは他の形で実現するこ
ともできる。例えば３つの状態を持つ読出し可能なシフ
ト・レジスタであれば、シリアル・データ・リンク２２
から情報を受信するのに適している。その場合、ＣＰＵ
３０は定期的にシフト・レジスタを読取り、入力デバイ
スからのデータ・パケットにアクセスする。
【００３２】第１デコーダ・チップ（図示なし）は、Ｃ
ＰＵ３０、Ａ／Ｖコントローラ／コプロセッサ３２及び
２つのカートリッジ・コネクタ２８（一方は図示なし）
と電気回路通信を行う。第１デコーダ・チップは入力と
してＳＹＳＴＥＭバス３１の２つの上位アドレス・ライ
ンを受入れ、８０３７６のＣＰＵ３０の１６メガバイト
のアドレス空間を４つの４メガバイト領域にデコードす
る。この領域は３つのチップ・セレクト・ラインによっ
て表わされる。２つはカートリッジ・コネクタ２８（一
方は図示なし）に、１つはＡ／Ｖコントローラ／コプロ
セッサ３２に対する。上位４メガバイトと下位４メガバ
イトはＡ／Ｖコントローラ／コプロセッサのチップ・セ
レクトに、残り２つの４メガバイト領域は２つのカート
リッジ・コネクタのチップ・セレクトにデコードされ
る。
【００３３】第２デコーダ・チップ（図示なし）は、拡
張コネクタ３９のチップ・セレクトを実現するのに用い
られる。第２デコーダ・チップは、Ａ／Ｖコントローラ
／コプロセッサ３２及び拡張コネクタ３９とＳＹＳＴＥ
Ｍ'バス３４に沿って回路通信を行う。第２デコーダ・
チップにより、Ａ／Ｖコントローラ／コプロセッサ３２
はシステムＲＯＭの１２８ＫブロックをF20000Hからデ
コードできる。F40000H乃至FFFFFFHの範囲は、第２デコ
ーダ・チップによってデコードされ、拡張コネクタ３９
によって用いられる。第２デコーダ・チップによってデ
コードされるＲＯＭのこのブロックは、拡張コネクタ３
９を通してシステム１０にＲＯＭを追加するために用い
られる。
【００３４】データ処理装置１２はまた、対になったカ
ートリッジ・コネクタ（１つは２８、もう１つは図示な
し）により、カートリッジ１４をＣＰＵ３０及び他のシ
ステム構成要素と回路通信を行うようにする。カートリ
ッジ１４は、金めっきの６２ピン（３１本の導体が２
列）エッジ・カード・コネクタ２６によりデータ処理装
置１２のコネクタ２８に接続される。処理装置１２は２
つのカートリッジ・コネクタ２８により、エッジ・カー
ド・コネクタ２６のエッジ・カード接続部を受入れる。
カートリッジ１４は、金めっきのエッジ・カード接続部
をコネクタ２８の導体に合わせることで、処理装置１２
に抜き差し可能に接続される。カートリッジ・コネクタ
２８（一方は図示なし）により外部デバイスに伝えられ
る信号は、ＳＹＳＴＥＭバス３１信号、カートリッジ・
センス・ライン、電源、グラウンド、アナログ割込み１
または２（各カートリッジに一意の割込み）、ＧＰＩＯ
２または３（各カートリッジに一意のチップ・セレク
ト）、ロック・ライン（８０３７６と８０３８６ＳＸの
ＳＹＳＴＥＭバス３１の代表的信号）、及び第１デコー
ダ・チップによって生成されるカートリッジ・セレクト
がある。オプションのＣＤドライブに接続する必要のあ
る信号は、カートリッジ・コネクタ２８を通して外部デ
バイスに接続することもできる。
【００３５】また、処理装置１２には１１２ピン（５６
ピン２列）のエッジ・カード拡張コネクタ３９が１つあ
る。デバイスは拡張コネクタ３９により、システム・メ
モリ３３に追加でき、その他様々な機能を追加できる。
拡張コネクタ３９に接続されたデバイスは、金めっきの
カード・エッジにより拡張コネクタに適合し、処理装置
１２に抜き差し可能に接続される。拡張コネクタ３９を
通して外部デバイスに伝えられる信号は、ＳＹＳＴＥ
Ｍ'バス信号、拡張コネクタ３９センス・ライン、パワ
ー、グラウンド、ＣＡＳラインとＲＡＳライン及び第２
デコーダ・チップによって生成される拡張コネクタ３９
セレクトがある。オプションのＣＤドライブに接続する
必要のある信号は、拡張コネクタ３９を通して外部デバ
イスに接続することもできる。
【００３６】プログラム・カートリッジ１４はプログラ
ムＲＯＭ４０とデコーダ４２で構成される。デコーダ４
２は処理装置１２に作り込むこともできる。プログラム
ＲＯＭ４０は読出し専用メモリ・フォーマットでＣＰＵ
３０上で実行するのに適したコードを格納する。バッテ
リ・バックアップ型ＲＡＭ等、他のメモリ・タイプもカ
ートリッジ１４の記憶デバイスとして使用できる。プロ
グラムＲＯＭ４０は、図１に示すようにＣＰＵ３０と回
路通信を行う。
【００３７】カートリッジ１４内のアドレス・デコーダ
４２は、周知の通り、ＡＤＤＲＥＳＳバスの全幅をプロ
グラムＲＯＭ４０に適したメモリ範囲にデコードし、Ｒ
ＯＭ４０に必要なチップ・セレクト信号４４を生成す
る。アドレス・デコーダ４２は、１６Ｖ８ ＰＡＬ（プ
ログラマブル・アレイ・ロジック）で実現される。ＰＡ
Ｌについては周知の通りであり、ＡＭＤ社等多くのメー
カが生産している。デコーダ４２が処理装置１２に作り
込まれる場合、セレクト４４はコネクタ２６によってＲ
ＯＭ４０に電気的に伝えられる。
【００３８】ここで図２を参照する。図１の追加回路３
８がＡ／Ｖコントローラ／コプロセッサ３５に接続され
ている。追加回路３８は４つのデバイスで構成される。
ビデオＤＡＣ（デジタル／アナログ・コンバータ）５
０、ＮＴＳＣ／ＰＡＬ（ＰＡＬは周知の欧州テレビ信号
規格を指す）エンコーダ５２、ＡＤＣ／ＤＡＣ／ＣＯＤ
ＥＣ（オーディオ・デジタル／アナログ・コンバータ／
アナログ／デジタル・コンバータ／コンプレッサ／デコ
ンプレッサ）５４、及びＲＦ変調器５６である。それぞ
れ各図に示すように接続される。
【００３９】オーディオ／ビデオ・コントローラ／コプ
ロセッサ（Ａ／Ｖコントローラ／コプロセッサ）３２の
電子回路は、ＡＳＩＣ（特定用途向け集積回路）として
知られる大きなカスタム・ロジック・チップ１個の中に
ほぼ収まる。ここに述べているようなＡ／Ｖコントロー
ラ／コプロセッサ３２はＭＳＵ社より入手できる。Ａ／
Ｖコントローラ／コプロセッサ３２は、プロセッサ・イ
ンタフェース６０、プロセッサ・キャッシュ６２、メモ
リ・インタフェース／リフレッシュ６４、ビデオ・コン
トローラ６６、割込みコントローラ６８、ビデオ・ブリ
ッタ７０、オプションのＣＤブロック・デコーダ、ＤＳ
Ｐ（デジタル信号プロセッサ）７４、及びＤＳＰメモリ
７６を含む。プロセッサ・インタフェース６０、メモリ
・インタフェース／リフレッシュ６４、及びビデオ・コ
ントローラ６６はまとめてビデオ／メモリ・コントロー
ラ６７と呼ばれる。システム・メモリ３３、中央処理装
置３０、及び他のデバイスはＡ／Ｖコントローラ／コプ
ロセッサ３２の外部に位置する。
【００４０】Ａ／Ｖコントローラ／コプロセッサ３２
は、ＳＹＳＴＥＭバス３１からＳＹＳＴＥＭ'バス３４
を生成することで、ＣＰＵ３０をシステム・メモリ３３
から分離している。従って、ＳＹＳＴＥＭ'バス３４は
各種デバイスをシステム・メモリ３３に電気的に接続す
る。ＳＹＳＴＥＭ'バス３４を共有するバス・マスタは
６つ考えられる。優先順位が高い順からメモリ・インタ
フェース／リフレッシュ６４、ビデオ・コントローラ６
６、オプションのＣＤブロック・デコーダ（図示な
し）、ＤＳＰ７４、ブリッタ７０、及びＣＰＵ３０（プ
ロセッサ・インタフェース６０を通して）である。バス
・マスタのうち１度にＳＹＳＴＥＭ'バス３４を制御で
きるのは１つだけである。ビデオ／メモリ・コントロー
ラ６７内のアービトレータは、ここに述べているように
デバイスの変化する優先順位を制御し、Ａ／Ｖコントロ
ーラ／コプロセッサ３２内の全てのデバイスと電気回路
通信を行う。例えば、ＣＰＵ３０は割込みが発生するま
では全てのバス・マスタの中で優先順位が最も低い。従
ってアービトレータはＣＰＵインタフェース６０と割込
みコントローラ６８の両方と回路通信を行う。
【００４１】キャッシュ６２は、ＣＰＵ３０のために命
令をプリフェッチするという意味でのキャッシュではな
く、プログラムの実行を高速化するため、変数、スタッ
ク、またはプログラム・コード用にＣＰＵ３０によって
使用できるF14000H乃至F143FFHに位置する５１２×１６
ビットのスタティックＲＡＭである。
【００４２】ビデオ／メモリ・コントローラ６７（プロ
セッサ・インタフェース６０、メモリ・インタフェース
／リフレッシュ６４、ビデオ・コントローラ６６）は、
周知の通り、ＳＹＳＴＥＭ'バス３４を制御し、ＳＹＳ
ＴＥＭ'バス３４に接続されたメモリ・デバイスにメモ
リ・タイミング信号（ＣＡＳ、ＲＡＳ、ライト・イネー
ブル等）を与える。ビデオ・ラインではバス・マスタの
動作を短期間保留して、ビデオ表示データをフェッチ
し、ダイナミックＲＡＭ（ＤＲＡＭ）をリフレッシュす
る。またＣＰＵ３０とのインタフェースを制御する。
【００４３】ビデオ・コントローラ６６にはフレキシブ
ルなビデオ・タイミング・ジェネレータがあり、これを
プログラムして異なるＴＶ規格やモニタに対応できる
（最大６４０×４８０のＶＧＡ規格）。Ａ／Ｖコントロ
ーラ／コプロセッサの各種レジスタをセットすることに
よって正確なビデオ・フォーマットを制御できる。水平
期間、水平同期、水平ブランキング終了、水平ブランキ
ング開始、水平表示開始、水平表示終了、水平フェッチ
開始、水平フェッチ終了、水平垂直同期、垂直期間、垂
直同期、垂直ブランキング終了、垂直ブランキング開
始、垂直表示開始、垂直表示終了、ビデオ割込み及び光
ペンの各レジスタがある。ビデオ・コントローラ６６で
は、ピクセル当たり４ビット、８ビット、１６ビットと
３つの色解像度が得られる。画面のメモリ・マップはビ
デオ表示幅に結び付けられているのではなく独立して定
義される。
【００４４】ビデオ／メモリ・コントローラ６７は、８
０３７６のＣＰＵ３０の１６メガバイトのアドレス範囲
を次のメモリ・マップにデコードする。１ＭＢのシステ
ムＲＡＭ（000000H乃至0FFFFFH）、第１カートリッジＲ
ＯＭ用４ＭＢ（400000乃至7FFFFFH）、第２カートリッ
ジＲＯＭ用４ＭＢ（800000乃至BFFFFFH）、Ａ／Ｖコン
トローラ／コプロセッサ用６４ＫＢの内部メモリ（F100
00H乃至F1FFFFH）、及び１２８ＫＢブロックのシステム
ＲＡＭ（FE0000H乃至FFFFFFH）。６４キロバイトの内部
メモリはパレットＲＡＭ、ブリッタ・レジスタ及びＤＳ
Ｐのレジスタとメモリで構成される。パレット・アドレ
ス範囲について先に述べた。ブリッタ・レジスタはF104
00H乃至F107FFHの範囲から拡張され、ＤＳＰメモリはF1
0800H乃至F18000Hの範囲から拡張される。
【００４５】オプションのＣＤドライブがシステムに追
加された場合、別に１ＭＢのシステムＲＡＭ（100000H
乃至1FFFFFH）とＣＤドライブ用１２８ＫＢ（FC0000H乃
至FDFFFFH）の領域がメモリ・マップに追加される。
【００４６】割込みコントローラ６８は６つの内部割込
みとＣＰＵ３０のインタフェースをとる。ビデオ割込み
（優先順位が最も高い）、アナログ割込み０（ＡＩ
０）、アナログ割込み１（ＡＩ１）、アナログ割込み２
（ＡＩ２）、ＣＤブロック・デコーダ割込み及びＤＳＰ
割込み（優先順位が最も低い）である。割込みコントロ
ーラは、ＣＰＵ３０が割込み確認サイクルを実行すると
き割込みを自動的にクリアする。割込みそれぞれにマス
ク・ビットが使用できる。
【００４７】ブリッタ７０は、画面更新とアニメーショ
ンを高速化するグラフィック・プロセッサで、ＣＰＵ３
０またはＤＳＰ７４のハードウェア・グラフィック・サ
ブルーチンとして動作する。ＣＰＵ３０及びＤＳＰ７４
によってメモリに書込まれたコマンドを実行する。シス
テム・メモリ３３から新しいコマンド・セットを読出す
ことによって任意に長いシーケンスのグラフィック操作
を実行できる。ブリッタ・プログラム動作を通してバス
・マスタになり、従ってＳＹＳＴＥＭ'バス３４の排他
的制御を長い期間得ることができる。しかしＣＰＵ３０
に対するその優先順位は絶対ではない。割込みが発生し
たときにＳＹＳＴＥＭ'バス３４をＣＰＵ３０に譲るこ
とを要求できる。ＣＰＵ３０はシステム・レベルで最も
優先順位の低いバス・マスタであるが、他のハードウェ
アを完全に制御できるので、ＳＹＳＴＥＭ'バス３４の
使用は完全にＣＰＵ３０のプログラム制御下にある。
【００４８】ブリッタ７０は、汎用比較器によりインテ
リジェントなブリット動作を可能にし、ＬＦＵ（論理関
数ユニット）により出力データを生成する。ＬＦＵはデ
ータ・レジスタの内容をいくつかの有益な方法で組合わ
せて、出力データを生成でき、比較器はデータに対して
ある比較を行なって書込み動作を禁止し、オプションで
ブリッタ動作を停止することができる。
【００４９】ＬＦＵが生成した出力データは、システム
・メモリ３３内の宛先に書込まれる。ＬＦＵはソースと
宛先のレジスタ・ピクセルのどのような論理的組合わせ
も実行できる。「ソース・データ・ピクセル」は、ソー
ス・データ・レジスタからかまたはデータ・パターン・
データ・レジスタから選択できる。ＬＦＵは、データ・
レジスタからの２組の入力データの４つのブール極小項
（Ａ＆Ｂ、バーＡ＆Ｂ、Ａ＆バーＢ、及びバーＡ＆バー
Ｂ）からいずれかを選択し、選択された２つの極小項の
論理和を生成する。これにより入力データのどのような
論理的組合わせも可能になり、１６の機能が考えられ
る。
【００５０】比較器は、ソース、宛先、パターンの各デ
ータ・レジスタにあるデータに対して様々な比較が行え
る。その比較条件が満足されると禁止信号を出力する。
禁止信号は書込み動作を禁止するため、またオプション
でブリット動作を停止するために用いられる。比較器は
また、ピクセル面効果を与え、透明な色を与え（衝突検
出とシステム・メモリ３３の検索動作用）、文字ペイン
トの補助としても使用できる。
【００５１】ＤＳＰ７４は、音声合成用のシンプルで極
めて高速なプロセッサで、最大３３ＭＩＰｓ（毎秒３３
００万命令）で動作する。ＤＳＰ ＤＭＡコントローラ
（図示なし）を通してＳＹＳＴＥＭ'バス３４にアクセ
スできる。このコントローラによりバイトまたはワード
をシステム・メモリ３３との間で読み書きできる。この
転送は短いバーストで行われ、ＤＳＰプログラム制御下
にある。ＤＳＰ７４は実際にプログラムを実行し、デー
タをその専用の高速メモリ７６に格納する。
【００５２】ＤＳＰ７４オーディオ・コプロセッサは汎
用演算コプロセッサで、高性能音楽シンセサイザを実現
するのに充分なパワーを持つ。１６ビット精度のステレ
オ・オーディオ信号を生成するためのシリアル同期出力
が得られ、コンパクト・ディスク技術レベルの音質が得
られる。ＤＳＰ７４は、ホストＣＰＵ３０からマイクロ
プログラムでき、命令セットはユーザがデバイスをプロ
グラムして、「音楽シンセサイザ」のものとはかなり異
なる多くの機能を実現するのに充分な柔軟性を持つ。こ
のようなアプリケーションとして、アルゴリズムによる
音声生成、高速フーリエ変換の手法を用いた音声分析、
３次元グラフィックの回転等がある。ＤＳＰ７４は、デ
ータ・スループットを最大にするため「ハーバード」ア
ーキテクチャ（プログラム・バスとデータ・バスが分け
られる）を用いる。ＤＳＰ７４には、ハードウェア１６
ビット×１６ビットの乗算／累算並びに加算、減算、論
理演算を特徴とするＡＬＵ（算術論理演算ユニット）が
ある。また別にシリアル除算ユニットがあり、ティック
当たり１商ビットを生成する。
【００５３】ＤＳＰ７４内のＡＬＵは１６ビット算術論
理演算ユニットで、周知のTexas Instruments 74181と
同じ機能を持つ。一般的な算術演算は命令としてエンコ
ードされ、一般的でない命令は、汎用算術命令（ＧＡ
Ｉ）でＡＬＵモード・ビットを直接セットアップするこ
とで実行できる。
【００５４】ＤＳＰ７４にはＤＳＰメモリ７６が関連づ
けられる。ＤＳＰメモリ７６はプログラムＲＡＭ、デー
タＲＡＭ、レジスタ／定数テーブル、サインＲＯＭ（全
て図示なし）で構成される。ＤＳＰメモリ７６は一般に
はＤＳＰの内部アドレス空間及びシステム・メモリ３３
のアドレス空間の両方でアクセスできる。ＤＳＰプログ
ラムＲＡＭは５１２個の１８ビット・ワードである。こ
れらの位置は、ＣＰＵ３０によってしか書込めず、ＤＳ
Ｐ７４に関する限りはプログラム読出し専用である。プ
ログラムＲＡＭはＤＳＰ内部アドレス空間には現われな
い。プログラムＲＡＭは、ＤＳＰ７４が実行中にはホス
トからアクセスはできないが、ＤＳＰが休止中はアクセ
スできる。
【００５５】ＤＳＰ７４にはまた、シリアル・オーディ
オＤＡＣ（デジタル／アナログ・コンバータ）インタフ
ェースがある。ＤＳＰ７４は、シリアルＤＡＣインタフ
ェースにより、同期シリアル（Ｉ2Ｓまたは類似の）Ｄ
ＡＣをドライブし、ＣＤドライブ等の同期シリアル・デ
ータ・ソースからデータを入力することができる。
【００５６】Ａ／Ｖコントローラ／コプロセッサ３２の
ビデオ・コントローラ６６は外部ビデオＤＡＣ５０に接
続する。ＤＡＣ５０は周知の通り、ビデオ・コントロー
ラ６６からの１８ビットのピクセル情報７８（赤、緑、
青それぞれ６ビット）をＲＧＢ信号８０に変換する。ビ
デオＤＡＣ５０の色チャネル（Ｒ ８０ａ、Ｇ ８０
ｂ、Ｂ ８０ｃ）はＲ２Ｒ抵抗ツリーと２Ｎ２２２２ト
ランジスタで実現される（図３参照）。図３のデバイス
は図示の通り回路通信を行う。図３の抵抗８６ａ乃至８
６ｊは全て０．２５ワットの抵抗で値は図に示す通り、
許容差は５％以内である。トランジスタ８８は２Ｎ２２
２２である。
【００５７】再び図２を参照する。ＲＧＢ信号８０はＮ
ＴＳＣ／ＰＡＬエンコーダ５２によってＮＴＳＣ複合ビ
デオ信号９０に変換される。ＮＴＳＣ／ＰＡＬエンコー
ダ５２は、Ａ／Ｖコントローラ／コプロセッサ３２のビ
デオ・コントローラ６６によって生成されたクロマ・ク
ロック９２、ＨＳＹＮＣ、ＶＳＹＮＣの信号９４、及び
ビデオＤＡＣ５０によって生成された赤８０ａ、緑８０
ｂ、青８０ｃのビデオ出力を受入れ、周知のＮＴＳＣま
たはベースバンドのビデオ・フォーマットで複合ビデオ
信号９０を生成する。また、周知のＰＡＬ（欧州テレビ
信号規格）フォーマットも生成できる。複合ビデオ信号
９０は、周知のようにＲＣＡタイプのメス型フォノ・ジ
ャック（図示なし）１個で外部デバイスに接続される。
好適な実施例の場合、ＮＴＳＣ／ＰＡＬエンコーダ５２
はSony XCA1145で、Motorola MC1377も使用できる。
【００５８】オーディオＡＤＣ／ＤＡＣ／ＣＯＤＥＣ５
４は、周知のPhilips Ｉ2Ｓプロトコルに準拠したシリ
アル・リンク９６でＤＳＰ７４にリンクされる。ＡＤＣ
／ＤＡＣ／ＣＯＤＥＣ５４はアナログ・データをデジタ
ル・データに、またその逆に変換し、デジタル・データ
の圧縮、圧縮解除を行う。ＡＤＣ／ＤＡＣ／ＣＯＤＥＣ
５４は、オプションのマイクからの外部ステレオ・アナ
ログ・データ９７ａ、９７ｂとＡ／Ｖコントローラ／コ
プロセッサ３２のインタフェースをとる。オーディオ入
力データ９７ａ、９７ｂは１／４"（約６．３５ｍｍ）
の標準ステレオ・コネクタで外部デバイスと接続され
る。オーディオＡＤＣ／ＤＡＣ／ＣＯＤＥＣ５４はま
た、左右のオーディオ・ライン出力信号９８ａ、９８ｂ
を生成することによってＡ／Ｖコントローラ／コプロセ
ッサからのデジタル・データと外部デバイスのインタフ
ェースをとる。これらの信号９８ａ、９８ｂは周知の通
り、ＲＣＡメス型フォノ・ジャック２個でオプションの
スピーカ（図示なし）等の外部デバイスに接続される。
以下に述べるがオーディオ・ライン信号９８ａ、９８ｂ
はまたＲＦビデオ信号２２に追加される。
【００５９】ＡＤＣ／ＤＡＣ／ＣＯＤＥＣ５４は、好適
な実施例ではCrystal SemiconductorのＣＳ４２１６で
ある。この部品はマイク入力（プログラマブル・ゲイン
を含む）及び、プログラマブル・アテニュエータで出力
を格納する。ゲインと減衰はいずれもＤＳＰ７４によっ
てプログラマブルに制御される。
【００６０】ＡＤＣ／ＤＡＣ／ＣＯＤＥＣ５４はPhilip
sのＴＤＡ１３１１ ＤＡＣに替えてもよい。このチッ
プが用いられる場合、ＡＤＣとＣＯＤＥＣの機能は利用
できない。
【００６１】ＲＦ変調器５６は、ＮＴＳＣ／ＰＡＬエン
コーダ５２からの複合ビデオ信号９０と、ＡＤＣ／ＤＡ
Ｃ／ＣＯＤＥＣ５４からの左右のオーディオ・ライン出
力信号９８ａ、９８ｂを搬送波周波数にマージして、Ｔ
Ｖ１６に直接入力するのに適したＲＦビデオ信号２２を
生成する。異なるＰＡＬ（欧州テレビ信号規格）やＮＴ
ＳＣのフォーマットを生成するには別のＲＦ変調器と水
晶を使用しなければならない。ＲＦビデオ信号２２は、
周知のようにＦメス型同軸コネクタ１個で外部デバイス
に接続される。
【００６２】システム・リセットは、Ａ／Ｖコントロー
ラ／コプロセッサ３２のリセット信号に対する制御をＩ
／Ｏコプロセッサ３６に与えることによって実現され
る。Ａ／Ｖコントローラ／コプロセッサ３２はＣＰＵ３
０のリセット信号を制御する。ＣＰＵ３０はシステム１
０をリセットするようにＩ／Ｏコプロセッサ３６に指示
することができる。そのためＩ／ＯコプロセッサにＡ／
Ｖコントローラ／コプロセッサをリセットさせる。Ａ／
Ｖコントローラ／コプロセッサはＣＰＵ３０をリセット
する。ＣＰＵはバイト０ＦＦＨをＩ／ＯポートＡＳ０に
書込むことによってＩ／Ｏコプロセッサにシステム・リ
セットを生成させる。またＩ／Ｏコプロセッサ３６は、
オプションのシステム用リセット・スイッチ（図示な
し）をモニタし、スイッチを閉じる操作を検出したとき
システムをリセットする。
【００６３】図４を参照する。システム・ディスプレイ
１６に表示できるタイプの画面２００が示してある。図
４にはまた、システム・マネジメント・アイコン、移動
可能なポインティング・アイコン２０４、及び再配置可
能な「システム・マネジメント・メニュー」２０６と
「システム・マネジメント・オプション」２０８乃至２
１４が示してある。図の例でシステム・マネジメント・
アイコンは「停止記号」として示してあるが、「終了記
号」等の他の記号であってもよい。システム・マネジメ
ント・アイコン２０２は、「システム・マネジメント・
メニュー」をユーザが選択した後に呼出して表示する機
能を持つ。また図の例ではシステム・マネジメント・ア
イコン２０２が画面のフォアグラウンドに置かれてお
り、ユーザはこれを常に利用できる。
【００６４】システム・マネジメント・メニュー２０６
のオプションは、「ゲームのリスタート」２０８、「シ
ステムのリセット」２１０、「新規カートリッジ」２１
２、及び「メニュー終了」２１４である。システム・マ
ネジメント・メニュー２０６は「ウィンドウ」に似てお
り、アクティブなときだけ表示可能である。またシステ
ム・マネジメント・メニューは画面２００のどこにあっ
てもよく、常にフォアグラウンドに表示される。
【００６５】移動可能なポインティング・アイコン２０
４が手の記号で示してあるが、矢印、ロケット等、適切
であれば他の記号や形状のものでよい。移動可能なポイ
ンティング・アイコン２０４は、ユーザがシステム・マ
ネジメント・アイコン２０２に、従ってシステム・マネ
ジメント・メニュー２０６にアクセスしたいときに生成
される。図の例では、ユーザは例えば「リセット・ボタ
ン」等を押すことによって制御イベントを生成して、ユ
ーザがシステム・マネージャにアクセスしたいことをシ
ステム１０に知らせる必要がある。制御イベントを生成
しなければならないのは、ゲーム等、ある種のアプリケ
ーションでは、画面２００の全体が必要であり、従って
ユーザがシステム・マネジメント・アイコンに直接アク
セスできるようにすることは望ましくなくなるからであ
る。そのような場合にはシステム・マネジメント・アイ
コン２０２を画面から隠し、アクセスが求められている
ことを示す制御イベントをユーザが生成したときだけ表
示されるようにすることができる。
【００６６】また別のアプリケーション・プログラムで
は、システム・マネジメント・アイコン２０２を画面２
００上に常に維持でき、ユーザが制御イベントを生成せ
ずにアクセスできる。そのような場合、アプリケーショ
ン・プログラムの通常のポインティング・アイコン（す
なわちゲームのキャラクタや記号）を使ってシステム・
マネジメント・アイコンを選択し、またシステム・マネ
ジメント・メニューから選択することもできる。
【００６７】システム・マネジメント・アイコン２０
２、システム・マネジメント・メニュー２０６、及び移
動可能なポインティング・アイコン２０４はシステム・
マネージャとのインタフェースをなす。ユーザはシステ
ム・マネジメント・アイコン２０２により、移動可能な
ポインティング・アイコン２０４を通してシステム・マ
ネジメント・メニュー２０６にアクセスできる。システ
ム・マネジメント・メニュー２０６が表示されると、ユ
ーザによって移動可能なポインティング・アイコン２０
４が用いられ、複数のシステム・マネジメント・オプシ
ョン２０８乃至２１４から選択が行われる。これでユー
ザはコンピュータ装置１０のオペレーティング・システ
ムをアプリケーション・プログラム内から効率よく制御
できる。
【００６８】ここで図５を参照する。システム・マネジ
メント・ルーチンの流れ図が示してある。ルーチンはス
テップ３００の「電源オン」からスタートしてステップ
３０２に進む。電源オンの後、ステップ３０２でディス
プレイ１６にシステム・マネジメント・メニュー２０６
が表示され、ステップ３０４でシステム・マネジメント
・メニュー２０６からのユーザの選択が待機される。ユ
ーザの選択は、ユーザが移動可能なポインティング・ア
イコン２０４を目的の選択肢に合わせ、「クリック」す
るかボタンを押すことで行われる。
【００６９】ユーザが「ゲームのリスタート」を選択し
た場合（ステップ３０６）、ルーチンはステップ３０８
に進み、そこでＣＰＵ３０が、ステップ３０８で現在実
行されているアプリケーション・プログラム（すなわち
ゲーム）の最初の命令にジャンプするよう指示される。
ユーザが「ゲームのリスタート」を選択しない場合はル
ーチンはステップ３１０に進む。
【００７０】ユーザが「システムのリセット」を選択し
た場合（ステップ３１０）、ルーチンはステップ３１２
に進み、そこでＣＰＵ３０はシステム・リセット信号を
生成する。これによりＩ／Ｏプロセッサ３６はコンピュ
ータ装置１０をリセットするよう指示される。Ｉ／Ｏプ
ロセッサ３６はＩ／ＯポートＡＳ０に対してＣＰＵによ
って生成されたリセット信号によりコンピュータ装置の
リセットを制御する。ユーザが「システムのリセット」
を選択しなかった場合、ルーチンはステップ６１４に進
む。
【００７１】ユーザが「新規カートリッジ」を選択する
と（ステップ３１４）、ルーチンはステップ３１６に進
み、そこでＣＰＵ３０の動作に割込みがかかる。ＣＰＵ
３０はここでカートリッジ・センス信号と拡張装置セン
ス信号をモニタし、プログラム・メモリ・カートリッジ
１４の有無や変更を確認する（ステップ３２０）。新し
いプログラム・メモリ・カートリッジが検出されると、
ルーチンはステップ３０２にジャンプしてまたシステム
・マネジメント・メニュー２０６をディスプレイ１６に
表示する。ユーザが「新規カートリッジ」を選択した後
で、プログラム・メモリ・カートリッジを変更したくな
い場合は、ユーザは入力デバイス１８によりコンピュー
タ装置１０に入力を送るだけで、ルーチンがステップ３
０４にジャンプし、ユーザが別の選択ができるようにす
る。
【００７２】ユーザが「メニュー終了」を選択すると
（ステップ３１８）、ルーチンはステップ３２２に進
み、アプリケーション・プログラムは通常動作を続け
る。通常動作の一環として、アプリケーション・プログ
ラムはＣＰＵ３０やＩ／Ｏプロセッサに制御イベントが
発生するかどうかＩ／Ｏデータをモニタするよう継続的
に指示する。制御イベントは所定データ入力（リセット
・ボタン等）と定義でき、ユーザがシステム・マネージ
ャをアクティブにしたいことを示す。制御イベントが発
生するとルーチンはステップ３０２にジャンプし、そこ
でプログラムの実行は保留され、システム・マネジメン
ト・メニュー２０６がディスプレイ１６に表示される。
先に述べた通り、ユーザはここで、システム・マネジメ
ント・メニュー２０６に表示されたオプションから選択
を行うことができる。
【００７３】本発明について、実施例によって説明し、
実施例はかなり詳しく説明してきたが、特許請求の範囲
をこのような詳細に制限する意図はない。当業者には他
の利点や変形例が容易に把握できよう。例えばシステム
・マネジメント・メニューで複数のカートリッジが選択
できるようにすることもできる。従って本発明は広い体
例に制限されない。よって、本発明の一般的な発明の概
念の主旨または範囲から逸脱することなく、このような
詳細な内容から逸脱することは可能である。
【００７４】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００７５】（１）ａ）ＣＰＵ（中央処理装置）と、 ｂ）アプリケーション・プログラムを持ち、上記ＣＰＵ
と回路通信を行う取り外し可能なメモリ回路と、 ｃ）上記ＣＰＵ及び上記メモリと回路通信を行って、ビ
デオ表示装置に表示される可視画像に対応した電気信号
を生成するビデオ回路と、 ｄ）上記ＣＰＵと回路通信を行って外部デバイスからの
信号と上記ＣＰＵのインタフェースをとる周辺インタフ
ェース回路と、 ｅ）上記コンピュータ装置の動作を制御するシステム・
マネージャ・インタフェースと、を含む、上記コンピュ
ータ装置。 （２）上記システム・マネージャ・インタフェースは選
択可能なアイコンを含み、上記アイコンは上記ビデオ表
示装置に表示可能な、上記（１）記載のコンピュータ装
置。 （３）上記システム・マネージャ・インタフェースは選
択可能なメニューを含み、上記メニューは上記ビデオ表
示装置に表示可能な、上記（１）記載のコンピュータ装
置。 （４）上記選択可能なメニューは、上記コンピュータ装
置をリセットするオプションを含む、上記（３）記載の
コンピュータ装置。 （５）上記選択可能なメニューは、上記プログラムをリ
スタートするオプションを含む、上記（３）記載のコン
ピュータ装置。 （６）上記選択可能なメニューは、取り外し可能な新し
いメモリ・カートリッジをセットするオプションを含
む、上記（３）記載のコンピュータ装置。 （７）上記コンピュータ装置は、上記システム・マネー
ジャ・インタフェースを選択する移動可能なアイコンを
含む、上記（２）記載のコンピュータ装置。 （８）取り外し可能なプログラム・メモリをベースに
し、ＣＰＵ（中央処理装置）、上記ＣＰＵ及び上記メモ
リと回路通信を行ってビデオ表示装置に表示される可視
画像に対応した電気信号を生成するビデオ回路、及び上
記ＣＰＵと回路通信を行って外部デバイスからの信号と
上記ＣＰＵのインタフェースをとる周辺インタフェース
回路を持つコンピュータ装置において、 ａ）システム・マネジメント・オプションを選択するイ
ンタフェースと、 ｂ）システム・マネジメント・オプションの可用性を表
示するアイコンと、 ｃ）どのシステム・マネジメント・オプションが選択で
きるかを表示する選択可能なメニューと、を含む、シス
テム・マネージャを有するコンピュータ装置。 （９）上記システム・マネージャの上記インタフェース
は移動可能なアイコンを含み、上記アイコンは上記ビデ
オ表示装置に表示可能である上記（８）記載のコンピュ
ータ装置。 （１０）上記選択可能なメニューは、上記コンピュータ
装置をリセットするオプションを含む、上記（８）記載
のコンピュータ装置。 （１１）上記選択可能なメニューは、上記プログラムを
リスタートするオプションを含む、上記（８）記載のコ
ンピュータ装置。 （１２）上記選択可能なメニューは、取り外し可能な新
しいメモリ・カートリッジをセットするオプションを含
む、上記（８）記載のコンピュータ装置。 （１３）取り外し可能なプログラム・メモリをベースに
し、ＣＰＵ（中央処理装置）、上記ＣＰＵ及び上記メモ
リと回路通信を行ってビデオ表示装置に表示される可視
画像に対応した電気信号を生成するビデオ回路、及び上
記ＣＰＵと回路通信を行って外部デバイスからの信号と
上記ＣＰＵのインタフェースをとる周辺インタフェース
回路を持つコンピュータ装置において、上記装置をリセ
ットする方法であって、 ａ）上記ビデオ表示装置にシステム・マネジメント・イ
ンタフェースを表示するステップと、 ｂ）制御イベントが発生しないか上記周辺インタフェー
ス回路をモニタするステップと、 ｃ）上記制御イベントの発生に応答してシステム・リセ
ット信号を生成するステップと、 ｄ）上記システム・リセット信号の生成に応答して上記
コンピュータ装置をリセットするステップと、を含む、
方法。 （１４）選択可能なメニューを上記ビデオ表示装置に表
示するステップを含む、上記（１３）記載の方法。 （１５）上記制御イベントの発生に応答して上記プログ
ラムをリセットするステップを含む、上記（１３）記載
の方法。
【図面の簡単な説明】
【図１】本発明のシステムの一般的なレイアウトを示す
ブロック図である。
【図２】本発明のシステムの一般的なレイアウトを示す
ブロック図である。
【図３】本発明のシステムで用いられるビデオ・デジタ
ル／アナログ・コンバータの詳細を示す図である。
【図４】ゲーム画面の形の代表的なアプリケーション画
面を示す図である。
【図５】本発明の「システム・マネージャ」ルーチンを
示す流れ図である。
【符号の説明】
１０ コンピュータ装置 １２ データ処理装置 １４ プログラム・カートリッジ １６ 標準テレビ受像機（ＴＶ） １８ 入力デバイス １９ タッチパッド ２０ａ、２０ｂ ジョイスティック ２１ スタイラス ２２ シリアル・データ・リンク ２６ エッジ・カード・コネクタ ２８ カートリッジ・コネクタ ３０ ＣＰＵ ３１ ＳＹＳＴＥＭバス ３２、３５ Ａ／Ｖコントローラ／コプロセッサ ３３ システム・メモリ ３４ ＳＹＳＴＥＭ'バス ３６ Ｉ／Ｏコプロセッサ ３８ 追加回路 ３９ 拡張コネクタ ４０ プログラムＲＯＭ ４２ デコーダ ４４ チップ・セレクト信号 ５０ ビデオＤＡＣ（デジタル／アナログ・コンバー
タ）５０ ５２ ＮＴＳＣ／ＰＡＬ（ＰＡＬは周知の欧州テレビ信
号規格を指す）エンコーダ ５４ ＡＤＣ／ＤＡＣ／ＣＯＤＥＣ（オーディオ・デジ
タル／アナログ・コンバータ／アナログ／デジタル・コ
ンバータ／コンプレッサ／デコンプレッサ） ５６ ＲＦ変調器５６ ６０ プロセッサ・インタフェースプ ６２ ロセッサ・キャッシュ ６４ メモリ・インタフェース／リフレッシュ ６６ ビデオ・コントローラ ６７ ビデオ／メモリ・コントローラ ６８ 割込みコントローラ ７０ ビデオ・ブリッタ ７４ ＤＳＰ（デジタル信号プロセッサ） ７６ ＤＳＰメモリ ７８ ピクセル情報 ８０ ＲＧＢ信号 ９０ ＮＴＳＣ複合ビデオ信号 ９２ クロマ・クロック ９４ ＶＳＹＮＣの信号 ９６ シリアル・リンク ２００ 画面 ２０２ システム・マネジメント・アイコン ２０４ 移動可能なポインティング・アイコン ２０６ 再配置可能な「システム・マネジメント・メニ
ュー」 ２０８、２１４ 「システム・マネジメント・オプショ
ン」 ２１０ 「システムのリセット」 ２１２ 「新規カートリッジ」 ２１４ 「メニュー終了」

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】ａ）ＣＰＵ（中央処理装置）と、 ｂ）アプリケーション・プログラムを持ち、上記ＣＰＵ
    と回路通信を行う取り外し可能なメモリ回路と、 ｃ）上記ＣＰＵ及び上記メモリと回路通信を行って、ビ
    デオ表示装置に表示される可視画像に対応した電気信号
    を生成するビデオ回路と、 ｄ）上記ＣＰＵと回路通信を行って外部デバイスからの
    信号と上記ＣＰＵのインタフェースをとる周辺インタフ
    ェース回路と、 ｅ）上記コンピュータ装置の動作を制御するシステム・
    マネージャ・インタフェースと、 を含む、上記コンピュータ装置。
  2. 【請求項２】上記システム・マネージャ・インタフェー
    スは選択可能なアイコンを含み、上記アイコンは上記ビ
    デオ表示装置に表示可能な、請求項１記載のコンピュー
    タ装置。
  3. 【請求項３】上記システム・マネージャ・インタフェー
    スは選択可能なメニューを含み、上記メニューは上記ビ
    デオ表示装置に表示可能な、請求項１記載のコンピュー
    タ装置。
  4. 【請求項４】上記選択可能なメニューは、上記コンピュ
    ータ装置をリセットするオプションを含む、請求項３記
    載のコンピュータ装置。
  5. 【請求項５】上記選択可能なメニューは、上記プログラ
    ムをリスタートするオプションを含む、請求項３記載の
    コンピュータ装置。
  6. 【請求項６】上記選択可能なメニューは、取り外し可能
    な新しいメモリ・カートリッジをセットするオプション
    を含む、請求項３記載のコンピュータ装置。
  7. 【請求項７】上記コンピュータ装置は、上記システム・
    マネージャ・インタフェースを選択する移動可能なアイ
    コンを含む、請求項２記載のコンピュータ装置。
  8. 【請求項８】取り外し可能なプログラム・メモリをベー
    スにし、ＣＰＵ（中央処理装置）、上記ＣＰＵ及び上記
    メモリと回路通信を行ってビデオ表示装置に表示される
    可視画像に対応した電気信号を生成するビデオ回路、及
    び上記ＣＰＵと回路通信を行って外部デバイスからの信
    号と上記ＣＰＵのインタフェースをとる周辺インタフェ
    ース回路を持つコンピュータ装置において、 ａ）システム・マネジメント・オプションを選択するイ
    ンタフェースと、 ｂ）システム・マネジメント・オプションの可用性を表
    示するアイコンと、 ｃ）どのシステム・マネジメント・オプションが選択で
    きるかを表示する選択可能なメニューと、 を含む、システム・マネージャを有するコンピュータ装
    置。
  9. 【請求項９】上記システム・マネージャの上記インタフ
    ェースは移動可能なアイコンを含み、上記アイコンは上
    記ビデオ表示装置に表示可能である請求項８記載のコン
    ピュータ装置。
  10. 【請求項１０】上記選択可能なメニューは、上記コンピ
    ュータ装置をリセットするオプションを含む、請求項８
    記載のコンピュータ装置。
  11. 【請求項１１】上記選択可能なメニューは、上記プログ
    ラムをリスタートするオプションを含む、請求項８記載
    のコンピュータ装置。
  12. 【請求項１２】上記選択可能なメニューは、取り外し可
    能な新しいメモリ・カートリッジをセットするオプショ
    ンを含む、請求項８記載のコンピュータ装置。
  13. 【請求項１３】取り外し可能なプログラム・メモリをベ
    ースにし、ＣＰＵ（中央処理装置）、上記ＣＰＵ及び上
    記メモリと回路通信を行ってビデオ表示装置に表示され
    る可視画像に対応した電気信号を生成するビデオ回路、
    及び上記ＣＰＵと回路通信を行って外部デバイスからの
    信号と上記ＣＰＵのインタフェースをとる周辺インタフ
    ェース回路を持つコンピュータ装置において、上記装置
    をリセットする方法であって、 ａ）上記ビデオ表示装置にシステム・マネジメント・イ
    ンタフェースを表示するステップと、 ｂ）制御イベントが発生しないか上記周辺インタフェー
    ス回路をモニタするステップと、 ｃ）上記制御イベントの発生に応答してシステム・リセ
    ット信号を生成するステップと、 ｄ）上記システム・リセット信号の生成に応答して上記
    コンピュータ装置をリセットするステップと、 を含む、方法。
  14. 【請求項１４】選択可能なメニューを上記ビデオ表示装
    置に表示するステップを含む、請求項１３記載の方法。
  15. 【請求項１５】上記制御イベントの発生に応答して上記
    プログラムをリセットするステップを含む、請求項１３
    記載の方法。
JP8113525A 1995-06-07 1996-05-08 コンピュータ装置及びそのリセット方法 Pending JPH08339340A (ja)

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US08/474,408 US5815144A (en) 1995-06-07 1995-06-07 Icon-based reset for cartridge memory computer system
US474408 1995-06-07

Publications (1)

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JPH08339340A true JPH08339340A (ja) 1996-12-24

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TW357289B (en) 1999-05-01
SG45427A1 (en) 1998-01-16
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