JPH09293388A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH09293388A JPH09293388A JP8102597A JP10259796A JPH09293388A JP H09293388 A JPH09293388 A JP H09293388A JP 8102597 A JP8102597 A JP 8102597A JP 10259796 A JP10259796 A JP 10259796A JP H09293388 A JPH09293388 A JP H09293388A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- address
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
Abstract
(57)【要約】
【課題】 マスクＲＯＭにおいて、ＲＯＭデータを順に
読み出すことで容易にコピーされてしまう。 【解決手段】 チップ内部で設定されたデータアクセス
順序と異なるデータのアクセスが行われると、チップ外
部に本体のＲＯＭデータと別の誤ったデータを出力す
る。
読み出すことで容易にコピーされてしまう。 【解決手段】 チップ内部で設定されたデータアクセス
順序と異なるデータのアクセスが行われると、チップ外
部に本体のＲＯＭデータと別の誤ったデータを出力す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にコピーを防止する機能を有する読み出し専用
メモリ（以下ＲＯＭと呼ぶ）に関する。
係り、特にコピーを防止する機能を有する読み出し専用
メモリ（以下ＲＯＭと呼ぶ）に関する。
【０００２】
【従来の技術】図１１は、従来のＲＯＭの構成を示す。
このＲＯＭは、外部からアドレス信号が供給される入力
バッファ回路１と、入力バッファ回路２の出力信号が供
給されるアドレスバッファ回路２と、アドレスバッファ
回路２の出力信号がアドレスバスを介して供給されるア
ドレスデコーダ３と、メモリセル４と、メモリセル４の
データが供給されるセンスアンプ５と、センスアンプ５
の出力信号が供給される出力バッファ回路１１とにより
構成される。外部から供給されるアドレス信号は、入力
バッファ回路１を介してアドレスバッファ２に保持され
る。アドレスデコーダ３は、アドレスバッファ２に保持
されたアドレス信号に対応するメモリセルを選択し、そ
のメモリセルに記憶されているデータは、センスアンプ
５を介して出力バッファ回路１１に供給される。そのデ
ータは、出力バッファ回路１１から外部に出力される。
このＲＯＭは、外部からアドレス信号が供給される入力
バッファ回路１と、入力バッファ回路２の出力信号が供
給されるアドレスバッファ回路２と、アドレスバッファ
回路２の出力信号がアドレスバスを介して供給されるア
ドレスデコーダ３と、メモリセル４と、メモリセル４の
データが供給されるセンスアンプ５と、センスアンプ５
の出力信号が供給される出力バッファ回路１１とにより
構成される。外部から供給されるアドレス信号は、入力
バッファ回路１を介してアドレスバッファ２に保持され
る。アドレスデコーダ３は、アドレスバッファ２に保持
されたアドレス信号に対応するメモリセルを選択し、そ
のメモリセルに記憶されているデータは、センスアンプ
５を介して出力バッファ回路１１に供給される。そのデ
ータは、出力バッファ回路１１から外部に出力される。
【０００３】
【発明が解決しようとする課題】こうしたＲＯＭにおい
て、ＲＯＭのアドレスを順番にアクセスしてデータを読
み出し、そのデータを別の不揮発性メモリ等に順次記憶
させることで、ＲＯＭの内容は容易にコピーされてしま
う。例えばテレビゲームのソフトウェアなどが記憶され
たＲＯＭがコピーされると、ソフトウェアの制作者や販
売者に大きな経済的損害を及ぼすことになる。そのた
め、ＲＯＭデータのコピー防止策が重大な課題となる。
本発明は、上記の課題に鑑み、メモリに記憶されたデー
タのコピーを防止することができる半導体記憶装置を提
供することを目的とする。
て、ＲＯＭのアドレスを順番にアクセスしてデータを読
み出し、そのデータを別の不揮発性メモリ等に順次記憶
させることで、ＲＯＭの内容は容易にコピーされてしま
う。例えばテレビゲームのソフトウェアなどが記憶され
たＲＯＭがコピーされると、ソフトウェアの制作者や販
売者に大きな経済的損害を及ぼすことになる。そのた
め、ＲＯＭデータのコピー防止策が重大な課題となる。
本発明は、上記の課題に鑑み、メモリに記憶されたデー
タのコピーを防止することができる半導体記憶装置を提
供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決するため、データを記憶するメモリセルアレイと、入
力アドレスに応じてメモリセルアレイからデータを読み
出す読み出し手段と、あらかじめ複数のアドレスを記憶
するデータ部と、データ部に記憶された複数のアドレス
と入力アドレスとを比較し、入力アドレスがあらかじめ
設定された順序で外部から供給されたか否かを判断する
アドレス監視手段と、誤データを生成する誤データ生成
回路と、アドレス監視手段によりアドレスの供給順序が
あらかじめ設定された順序と同じであると判断された場
合は読み出し手段によってメモリセルアレイから読み出
されたデータを出力し、あらかじめ設定された順序と異
なると判断された場合は誤データ生成回路で生成された
誤データを出力する出力選択回路とを具備する。
決するため、データを記憶するメモリセルアレイと、入
力アドレスに応じてメモリセルアレイからデータを読み
出す読み出し手段と、あらかじめ複数のアドレスを記憶
するデータ部と、データ部に記憶された複数のアドレス
と入力アドレスとを比較し、入力アドレスがあらかじめ
設定された順序で外部から供給されたか否かを判断する
アドレス監視手段と、誤データを生成する誤データ生成
回路と、アドレス監視手段によりアドレスの供給順序が
あらかじめ設定された順序と同じであると判断された場
合は読み出し手段によってメモリセルアレイから読み出
されたデータを出力し、あらかじめ設定された順序と異
なると判断された場合は誤データ生成回路で生成された
誤データを出力する出力選択回路とを具備する。
【０００５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の半導体記憶装置
の回路構成を示す。外部から供給されるアドレス信号
は、入力バッファ回路１に供給される。入力バッファ回
路１が出力するアドレス信号は、アドレスバッファ２に
供給される。アドレスバッファ２は、アドレスバスにア
ドレス信号を供給する。アドレスデコーダ３は、メモリ
セルアレイ４からアドレスバス上のアドレス信号に対応
するメモリセルを選択し、選択されたメモリセルのデー
タはセンスアンプ５を介して出力選択回路１０に出力さ
れる。
施の形態を説明する。図１は、本発明の半導体記憶装置
の回路構成を示す。外部から供給されるアドレス信号
は、入力バッファ回路１に供給される。入力バッファ回
路１が出力するアドレス信号は、アドレスバッファ２に
供給される。アドレスバッファ２は、アドレスバスにア
ドレス信号を供給する。アドレスデコーダ３は、メモリ
セルアレイ４からアドレスバス上のアドレス信号に対応
するメモリセルを選択し、選択されたメモリセルのデー
タはセンスアンプ５を介して出力選択回路１０に出力さ
れる。
【０００６】一方、アドレスデータ決定部６は、あらか
じめ複数のアドレスデータを保持する。一致回路７の入
力端子は、アドレスデータ決定部６の出力端子とアドレ
スバスとに接続され、アドレスデータ決定部６が保持す
るアドレスデータとアドレスバス上のアドレス信号とを
比較し、両者が一致している場合に一致信号をアドレス
監視回路８に供給する。アドレス監視回路８は、一致回
路７が供給する一致信号に応じて、アドレスデータ決定
部６が保持する複数のアドレスがあらかじめ設定された
順序で外部からアクセスされたか否かを監視し、設定さ
れた順序と同じか異なるかを表す信号ＲＥＡＬを誤デー
タ発生回路９及び出力選択回路１０に出力する。誤デー
タ発生回路９は、アドレス監視回路８が供給する信号Ｒ
ＥＡＬが、設定された順序と異なる順にメモリセルアレ
イ４がアクセスされたことを表している場合に誤データ
ＥＤを生成し、その誤データＥＤを出力選択回路１０の
入力端子に供給する。出力選択回路１０は、アドレス監
視回路８が供給する信号ＲＥＡＬに応じて、メモリセル
アレイ４が設定された順序でアクセスされた場合には、
メモリセル４のデータを出力バッファ回路１１に出力
し、設定された順序と異なる順序でアクセスがなされた
場合は、誤データ発生回路９から供給される誤データＥ
Ｄを出力バッファ回路１１に出力する。出力バッファ回
路１１は、出力選択回路１０から供給されるデータを外
部に出力する。誤データ発生回路９が出力する誤データ
は任意のデータである。
じめ複数のアドレスデータを保持する。一致回路７の入
力端子は、アドレスデータ決定部６の出力端子とアドレ
スバスとに接続され、アドレスデータ決定部６が保持す
るアドレスデータとアドレスバス上のアドレス信号とを
比較し、両者が一致している場合に一致信号をアドレス
監視回路８に供給する。アドレス監視回路８は、一致回
路７が供給する一致信号に応じて、アドレスデータ決定
部６が保持する複数のアドレスがあらかじめ設定された
順序で外部からアクセスされたか否かを監視し、設定さ
れた順序と同じか異なるかを表す信号ＲＥＡＬを誤デー
タ発生回路９及び出力選択回路１０に出力する。誤デー
タ発生回路９は、アドレス監視回路８が供給する信号Ｒ
ＥＡＬが、設定された順序と異なる順にメモリセルアレ
イ４がアクセスされたことを表している場合に誤データ
ＥＤを生成し、その誤データＥＤを出力選択回路１０の
入力端子に供給する。出力選択回路１０は、アドレス監
視回路８が供給する信号ＲＥＡＬに応じて、メモリセル
アレイ４が設定された順序でアクセスされた場合には、
メモリセル４のデータを出力バッファ回路１１に出力
し、設定された順序と異なる順序でアクセスがなされた
場合は、誤データ発生回路９から供給される誤データＥ
Ｄを出力バッファ回路１１に出力する。出力バッファ回
路１１は、出力選択回路１０から供給されるデータを外
部に出力する。誤データ発生回路９が出力する誤データ
は任意のデータである。
【０００７】以下、本発明の実施例の回路例を説明す
る。図２、図３、図４、図８は、それぞれアドレスデー
タ決定部、一致回路、アドレス監視回路、出力選択回路
の回路例を示す。
る。図２、図３、図４、図８は、それぞれアドレスデー
タ決定部、一致回路、アドレス監視回路、出力選択回路
の回路例を示す。
【０００８】図２は、アドレスデータ決定部の回路例を
示す。この回路は、アドレスデータの１ビットを記憶す
る。ｐチャネルトランジスタＰ１，Ｐ２のソースとゲー
トには電源電位が供給され、ｐチャネルトランジスタＰ
１、Ｐ２のドレインはそれぞれｎチャネルトランジスタ
Ｎ１、Ｎ２のドレインに接続される。ｎチャネルトラン
ジスタＮ１、Ｎ２のソースは接地される。ｎチャネルト
ランジスタＮ１のゲートは、ｐチャネルトランジスタＰ
２のドレインに接続され、ｎチャネルトランジスタＮ２
のゲートは、ｐチャネルトランジスタＰ１のドレインに
接続される。ｐチャネルトランジスタＰ２のドレイン
は、インバータＩＮＶの入力端子に接続され、インバー
タ１４の出力信号がアドレスデータ決定部の出力信号と
なる。
示す。この回路は、アドレスデータの１ビットを記憶す
る。ｐチャネルトランジスタＰ１，Ｐ２のソースとゲー
トには電源電位が供給され、ｐチャネルトランジスタＰ
１、Ｐ２のドレインはそれぞれｎチャネルトランジスタ
Ｎ１、Ｎ２のドレインに接続される。ｎチャネルトラン
ジスタＮ１、Ｎ２のソースは接地される。ｎチャネルト
ランジスタＮ１のゲートは、ｐチャネルトランジスタＰ
２のドレインに接続され、ｎチャネルトランジスタＮ２
のゲートは、ｐチャネルトランジスタＰ１のドレインに
接続される。ｐチャネルトランジスタＰ２のドレイン
は、インバータＩＮＶの入力端子に接続され、インバー
タ１４の出力信号がアドレスデータ決定部の出力信号と
なる。
【０００９】図２の回路において、ｐチャネルトランジ
スタＰ１がＲＯＭ領域となる。トランジスタＰ１のチャ
ネル部へのイオン注入を制御して、ノーマリーオフある
いはノーマリーオンに設定することによりデータを記録
させる。トランジスタＰ２はノーマリーオフ型であるか
ら、電源を投入すると、トランジスタＰ１がノーマリー
オンの場合、インバータＩＮＶは”１”を出力し、ノー
マリーオフである場合、”０”を出力する。
スタＰ１がＲＯＭ領域となる。トランジスタＰ１のチャ
ネル部へのイオン注入を制御して、ノーマリーオフある
いはノーマリーオンに設定することによりデータを記録
させる。トランジスタＰ２はノーマリーオフ型であるか
ら、電源を投入すると、トランジスタＰ１がノーマリー
オンの場合、インバータＩＮＶは”１”を出力し、ノー
マリーオフである場合、”０”を出力する。
【００１０】例えばアドレスバスが８ビット構成であ
り、３個のアドレスのアクセス順序を監視しようとする
と、それぞれが８個の図２に示した回路よりなる図４に
示すような３個のアドレスデータ決定部２１ａ，２１
ｂ，２１ｃが用意される。ここで、通常の使用でデータ
を読み出す場合、図５（ａ）に示すようにＡ０番地、５
０番地、ＥＦ番地の順にメモリのデータが読み出される
とすると、アドレスデータ決定部２１ａ，２１ｂ，２１
ｃにそれぞれ”Ａ０”、”５０”、”ＥＦ”が記憶され
る。
り、３個のアドレスのアクセス順序を監視しようとする
と、それぞれが８個の図２に示した回路よりなる図４に
示すような３個のアドレスデータ決定部２１ａ，２１
ｂ，２１ｃが用意される。ここで、通常の使用でデータ
を読み出す場合、図５（ａ）に示すようにＡ０番地、５
０番地、ＥＦ番地の順にメモリのデータが読み出される
とすると、アドレスデータ決定部２１ａ，２１ｂ，２１
ｃにそれぞれ”Ａ０”、”５０”、”ＥＦ”が記憶され
る。
【００１１】さらに、図４に示すように”Ａ０”を保持
する有効アドレス決定部２１ａの出力端子は、一致回路
２２ａの入力端子に接続される。一致回路２２ａの他の
入力端子にはアドレスバスが接続される。図３は、一致
回路の一例を示す。アドレスバスが８ビット構成である
とすると、アドレスバスの各ビット線Ａ０ないしＡ７
は、８個の２入力構成のエクスクルシブオア回路１７ａ
ないし１７ｈの第１の入力端子にそれぞれ接続され、エ
クスクルシブオア回路１７ａないし１７ｈの第２の入力
端子はアドレスデータ決定部２１ａの出力端子に接続さ
れる。エクスクルシブオア回路１７ａないし１７ｈの出
力端子は、ノア回路１８の入力端子に接続され、ノア回
路１８の出力端子が一致回路２２ａの出力端子となる。
有効データアドレスデータ決定部２１ｂ，２１ｃと一致
回路２２ｂ，２２ｃも同様の構成である。
する有効アドレス決定部２１ａの出力端子は、一致回路
２２ａの入力端子に接続される。一致回路２２ａの他の
入力端子にはアドレスバスが接続される。図３は、一致
回路の一例を示す。アドレスバスが８ビット構成である
とすると、アドレスバスの各ビット線Ａ０ないしＡ７
は、８個の２入力構成のエクスクルシブオア回路１７ａ
ないし１７ｈの第１の入力端子にそれぞれ接続され、エ
クスクルシブオア回路１７ａないし１７ｈの第２の入力
端子はアドレスデータ決定部２１ａの出力端子に接続さ
れる。エクスクルシブオア回路１７ａないし１７ｈの出
力端子は、ノア回路１８の入力端子に接続され、ノア回
路１８の出力端子が一致回路２２ａの出力端子となる。
有効データアドレスデータ決定部２１ｂ，２１ｃと一致
回路２２ｂ，２２ｃも同様の構成である。
【００１２】アドレス監視回路８は、例えば図４に示す
ようにシフトレジスタ２３、２４、２５と論理ゲート２
６、２７、２８、２９より構成される。シフトレジスタ
２３のデータ入力端子Ｄとリセット端子は接地され、セ
ット端子にはセット信号が供給される。シフトレジスタ
２３のクロック端子ＣＫには、一致回路２２ａの出力信
号とシフトレジスタ２３の出力端子Ｑにおける出力信号
との論理積２６が供給される。さらに、シフトレジスタ
２３の出力端子Ｑは、シフトレジスタ２４のデータ入力
端子Ｄに接続され、シフトレジスタ２４のセット端子に
はセット信号が供給され、リセット端子は接地される。
シフトレジスタ２４のクロック端子ＣＫには、一致回路
２２ｂの出力信号とシフトレジスタ２４の出力端子Ｑに
おける出力信号との論理積２７が供給される。シフトレ
ジスタ２４の出力端子Ｑは、シフトレジスタ２５のデー
タ入力端子Ｄに接続される。シフトレジスタ２５のリセ
ット端子にはリセット信号が供給され、セット端子は接
地される。シフトレジスタ２５のクロック端子ＣＫに
は、一致回路２２ｃの出力信号の反転信号とシフトレジ
スタ２５の出力端子Ｑにおける出力信号とのノア信号２
８が供給される。シフトレジスタ２５の出力端子Ｑにお
ける信号の反転信号がアドレス監視回路の出力信号ＲＥ
ＡＬとなる。
ようにシフトレジスタ２３、２４、２５と論理ゲート２
６、２７、２８、２９より構成される。シフトレジスタ
２３のデータ入力端子Ｄとリセット端子は接地され、セ
ット端子にはセット信号が供給される。シフトレジスタ
２３のクロック端子ＣＫには、一致回路２２ａの出力信
号とシフトレジスタ２３の出力端子Ｑにおける出力信号
との論理積２６が供給される。さらに、シフトレジスタ
２３の出力端子Ｑは、シフトレジスタ２４のデータ入力
端子Ｄに接続され、シフトレジスタ２４のセット端子に
はセット信号が供給され、リセット端子は接地される。
シフトレジスタ２４のクロック端子ＣＫには、一致回路
２２ｂの出力信号とシフトレジスタ２４の出力端子Ｑに
おける出力信号との論理積２７が供給される。シフトレ
ジスタ２４の出力端子Ｑは、シフトレジスタ２５のデー
タ入力端子Ｄに接続される。シフトレジスタ２５のリセ
ット端子にはリセット信号が供給され、セット端子は接
地される。シフトレジスタ２５のクロック端子ＣＫに
は、一致回路２２ｃの出力信号の反転信号とシフトレジ
スタ２５の出力端子Ｑにおける出力信号とのノア信号２
８が供給される。シフトレジスタ２５の出力端子Ｑにお
ける信号の反転信号がアドレス監視回路の出力信号ＲＥ
ＡＬとなる。
【００１３】図６及び図７は、図４に示したアドレス監
視回路の動作を示すタイミングチャートを示す。図６
は、あらかじめ設定された順序、すなわち例えばアドレ
ス５０、Ａ０、ＥＦが図５（ａ）に示すようにＡ０→５
０→ＥＦの順にアクセスされる場合のアドレス監視回路
の動作を示す。図７は、例えばＲＯＭの内容をコピーし
ようとする目的でシーケンシャルにアクセスしてデータ
を読み出そうと試みた場合、すなわち図５（ｂ）に示す
ように５０→Ａ０→ＥＦの順にアクセスされる場合のア
ドレス監視回路の動作を示す。図６、図７のＡ，Ｂはそ
れぞれ図４に示したシフトレジスタ２３、２４の出力端
子Ｑにおける信号を表し、ＲＥＡＬはシフトレジスタ２
５の出力端子Ｑにおける信号の反転信号を表す。電源投
入時にセット信号及びリセット信号がアドレス監視回路
に供給され、Ａ，Ｂ，ＲＥＡＬは”１”に設定される。
アドレスデータ決定部に記憶されたアドレスが設定され
た順に読み出される場合は、図６に示すようにＲＥＡＬ
は常に”１”である。しかし、通常とは異なる順序で読
み出されると、図７に示すようにＲＥＡＬは”０”にな
る。図７の場合、ＯＵＴはアドレス信号が”ＥＦ”にな
ったときに”１”から”０”になる。
視回路の動作を示すタイミングチャートを示す。図６
は、あらかじめ設定された順序、すなわち例えばアドレ
ス５０、Ａ０、ＥＦが図５（ａ）に示すようにＡ０→５
０→ＥＦの順にアクセスされる場合のアドレス監視回路
の動作を示す。図７は、例えばＲＯＭの内容をコピーし
ようとする目的でシーケンシャルにアクセスしてデータ
を読み出そうと試みた場合、すなわち図５（ｂ）に示す
ように５０→Ａ０→ＥＦの順にアクセスされる場合のア
ドレス監視回路の動作を示す。図６、図７のＡ，Ｂはそ
れぞれ図４に示したシフトレジスタ２３、２４の出力端
子Ｑにおける信号を表し、ＲＥＡＬはシフトレジスタ２
５の出力端子Ｑにおける信号の反転信号を表す。電源投
入時にセット信号及びリセット信号がアドレス監視回路
に供給され、Ａ，Ｂ，ＲＥＡＬは”１”に設定される。
アドレスデータ決定部に記憶されたアドレスが設定され
た順に読み出される場合は、図６に示すようにＲＥＡＬ
は常に”１”である。しかし、通常とは異なる順序で読
み出されると、図７に示すようにＲＥＡＬは”０”にな
る。図７の場合、ＯＵＴはアドレス信号が”ＥＦ”にな
ったときに”１”から”０”になる。
【００１４】図８は、出力選択回路の一例を示す。この
出力選択回路は、入力端子ＩＮ１に誤データ発生回路９
が出力する誤データＥＤが供給され、出力端子が出力バ
ッファ回路１１の入力端子に接続され、ｐチャネルトラ
ンジスタのゲートにアドレス監視回路の出力信号ＲＥＡ
Ｌが供給され、ｎチャネルトランジスタのゲートに信号
ＲＥＡＬの反転信号が供給される両チャネルトランスフ
ァゲートＳ１と、入力端子ＩＮ２にセンスアンプ回路５
の出力信号が供給され、出力端子が出力バッファ回路の
入力端子に接続され、ｐチャネルトランジスタのゲート
にアドレス監視回路の出力信号ＲＥＡＬの反転信号が供
給され、ｎチャネルトランジスタのゲートに信号ＲＥＡ
Ｌが供給される両チャネルトランスファゲートＳ２より
構成される。トランスファゲートＳ１は、アドレス監視
回路８の出力信号ＲＥＡＬが”０”のとき導通し、”
１”のとき遮断される。トランスファゲートＳ２は、ア
ドレス監視回路の出力信号ＲＥＡＬが”０”のとき遮断
され、”１”のとき導通する。よって、出力選択回路１
０は、設定された順序でアクセスされた場合は、メモリ
セル４のデータを出力バッファ回路１１に出力し、設定
された順序と異なる順序でアクセスされた場合は、誤デ
ータ発生回路９から供給される誤データを出力バッファ
回路１１に出力する。
出力選択回路は、入力端子ＩＮ１に誤データ発生回路９
が出力する誤データＥＤが供給され、出力端子が出力バ
ッファ回路１１の入力端子に接続され、ｐチャネルトラ
ンジスタのゲートにアドレス監視回路の出力信号ＲＥＡ
Ｌが供給され、ｎチャネルトランジスタのゲートに信号
ＲＥＡＬの反転信号が供給される両チャネルトランスフ
ァゲートＳ１と、入力端子ＩＮ２にセンスアンプ回路５
の出力信号が供給され、出力端子が出力バッファ回路の
入力端子に接続され、ｐチャネルトランジスタのゲート
にアドレス監視回路の出力信号ＲＥＡＬの反転信号が供
給され、ｎチャネルトランジスタのゲートに信号ＲＥＡ
Ｌが供給される両チャネルトランスファゲートＳ２より
構成される。トランスファゲートＳ１は、アドレス監視
回路８の出力信号ＲＥＡＬが”０”のとき導通し、”
１”のとき遮断される。トランスファゲートＳ２は、ア
ドレス監視回路の出力信号ＲＥＡＬが”０”のとき遮断
され、”１”のとき導通する。よって、出力選択回路１
０は、設定された順序でアクセスされた場合は、メモリ
セル４のデータを出力バッファ回路１１に出力し、設定
された順序と異なる順序でアクセスされた場合は、誤デ
ータ発生回路９から供給される誤データを出力バッファ
回路１１に出力する。
【００１５】したがって、例えば図５（ｂ）に示すよう
にシーケンシャルなアドレス順にメモリセルアレイ４の
内容が読み出される場合、図９（ａ）に示すようにメモ
リセルアレイ４に格納されている本体データは、図９
（ｂ）に示すような形で出力バッファ１１から外部に出
力される。すなわち、００番地からＥＦ番地までは、メ
モリ４に格納された本体データが読み出されるが、ＥＦ
番地以降のデータは誤データ発生回路が生成した誤デー
タが読み出される。
にシーケンシャルなアドレス順にメモリセルアレイ４の
内容が読み出される場合、図９（ａ）に示すようにメモ
リセルアレイ４に格納されている本体データは、図９
（ｂ）に示すような形で出力バッファ１１から外部に出
力される。すなわち、００番地からＥＦ番地までは、メ
モリ４に格納された本体データが読み出されるが、ＥＦ
番地以降のデータは誤データ発生回路が生成した誤デー
タが読み出される。
【００１６】よって、本実施例のメモリに格納されたデ
ータをコピーしようとしてもすべてのデータを正確にコ
ピーすることは、ほぼ不可能になる。なお、以上の説明
はＲＯＭについて行ったが、ＲＯＭに限定されることは
なく、他のメモリにも適用可能である。
ータをコピーしようとしてもすべてのデータを正確にコ
ピーすることは、ほぼ不可能になる。なお、以上の説明
はＲＯＭについて行ったが、ＲＯＭに限定されることは
なく、他のメモリにも適用可能である。
【００１７】
【発明の効果】本発明によれば、通常の使用では起きな
いアドレスの遷移があると、本体データではなく誤デー
タ発生回路が生成する誤データを出力することにより、
メモリに記憶されたデータのコピーを防止することが可
能となる。
いアドレスの遷移があると、本体データではなく誤デー
タ発生回路が生成する誤データを出力することにより、
メモリに記憶されたデータのコピーを防止することが可
能となる。
【図１】本発明の実施例の示す図。
【図２】本発明のアドレスデータ決定部を示す図。
【図３】本発明の一致回路を示す図。
【図４】本発明のアドレスデータ決定部、一致回路、ア
ドレス監視回路を示す図。
ドレス監視回路を示す図。
【図５】アドレスのアクセス順序を示す図。
【図６】通常のアクセス順序の場合のアドレス監視回路
の動作を示す図。
の動作を示す図。
【図７】通常と異なるアクセス順序の場合のアドレス監
視回路の動作を示す図。
視回路の動作を示す図。
【図８】本発明の出力選択回路を示す図。
【図９】本発明の実施例の効果を示す図。
【図１０】従来のＲＯＭを示す図。
１…入力バッファ回路、 ２…アドレスバッファ回路、 ３…アドレスデコーダ回路、 ４…メモリセル、 ５…センスアンプ回路、 ６…アドレスデータ決定回路、 ７…一致回路、 ８…アドレス監視回路、 ９…誤データ発生回路、 １０…出力選択回路、 １１…出力バッファ回路。
Claims (2)
- 【請求項１】 データを記憶するメモリセルアレイと、 入力アドレスに応じて前記メモリセルアレイからデータ
を読み出す読み出し手段と、 あらかじめ複数のアドレスを記憶するデータ部と、 前記データ部に記憶された複数のアドレスと入力アドレ
スとを比較し、入力アドレスがあらかじめ設定された順
序で外部から供給されたか否かを判断するアドレス監視
手段と、 誤データを生成する誤データ生成回路と、 前記アドレス監視手段により前記アドレスの供給順序が
あらかじめ設定された順序と同じであると判断された場
合は前記読み出し手段によって前記メモリセルアレイか
ら読み出されたデータを出力し、あらかじめ設定された
順序と異なると判断された場合は前記誤データ生成回路
で生成された誤データを出力する出力選択回路とを具備
することを特徴とする半導体記憶装置。 - 【請求項２】 前記あらかじめ設定された順序は、シー
ケンシャルではないことを特徴とする請求項１記載の半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102597A JPH09293388A (ja) | 1996-04-24 | 1996-04-24 | 半導体記憶装置 |
| US08/844,947 US5924123A (en) | 1996-04-24 | 1997-04-23 | Semiconductor storage apparatus with copy guard function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102597A JPH09293388A (ja) | 1996-04-24 | 1996-04-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293388A true JPH09293388A (ja) | 1997-11-11 |
Family
ID=37309160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8102597A Pending JPH09293388A (ja) | 1996-04-24 | 1996-04-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5924123A (ja) |
| JP (1) | JPH09293388A (ja) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473244A (en) * | 1987-09-16 | 1989-03-17 | Toshiba Corp | Dielectric constant measuring cell |
| DE3901457A1 (de) * | 1989-01-19 | 1990-08-02 | Strahlen Umweltforsch Gmbh | Verfahren zur adressbereichsueberwachung bei datenverarbeitungsgeraeten in echtzeit |
| KR940005696B1 (ko) * | 1991-11-25 | 1994-06-22 | 현대전자산업 주식회사 | 보안성 있는 롬(rom)소자 |
| JP2975777B2 (ja) * | 1992-08-28 | 1999-11-10 | 株式会社東芝 | 集積回路 |
| JPH06208516A (ja) * | 1992-10-27 | 1994-07-26 | Toshiba Corp | セキュリティ回路 |
| US5473756A (en) * | 1992-12-30 | 1995-12-05 | Intel Corporation | FIFO buffer with full/empty detection by comparing respective registers in read and write circular shift registers |
| US5737566A (en) * | 1993-12-20 | 1998-04-07 | Motorola, Inc. | Data processing system having a memory with both a high speed operating mode and a low power operating mode and method therefor |
| US5781627A (en) * | 1994-08-03 | 1998-07-14 | Fujitsu Limited | Semiconductor integrated circuit device with copy-preventive function |
| US5642480A (en) * | 1995-09-28 | 1997-06-24 | Motorola, Inc. | Method and apparatus for enhanced security of a data processor |
-
1996
- 1996-04-24 JP JP8102597A patent/JPH09293388A/ja active Pending
-
1997
- 1997-04-23 US US08/844,947 patent/US5924123A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5924123A (en) | 1999-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3749789B2 (ja) | 半導体記憶装置 | |
| JPH0245277B2 (ja) | ||
| JPH04233825A (ja) | プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法 | |
| JPS61267846A (ja) | メモリを有する集積回路装置 | |
| JPH09128977A (ja) | スタティック型ランダムアクセスメモリ | |
| US6219282B1 (en) | Flash EPROM having means for increasing the reliability of stored data | |
| US5696716A (en) | Programmable memory element | |
| JP3153155B2 (ja) | 半導体メモリ | |
| US5946237A (en) | Nonvolatile memory device capable of reading data with a reduced number of word lines | |
| JPH01285088A (ja) | 半導体記憶装置 | |
| JP3762558B2 (ja) | 半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路 | |
| JPH09293388A (ja) | 半導体記憶装置 | |
| US5892711A (en) | Sector protection circuit for a flash memory device | |
| JP3838401B2 (ja) | 不揮発性メモリ及びシステム | |
| JPH0474240A (ja) | 半導体メモリ | |
| KR100209542B1 (ko) | 스태틱형 랜덤 억세스 메모리 | |
| US4949343A (en) | Error detecting circuit for a decoder | |
| JPH06215590A (ja) | フラッシュ消去型不揮発性メモリ | |
| JP3740312B2 (ja) | Ｃａｍセル回路 | |
| US6845040B2 (en) | Nonvolatile memory | |
| JPS59140695A (ja) | 半導体集積回路装置 | |
| JP3646276B2 (ja) | 連想メモリ | |
| JP3923642B2 (ja) | 半導体記憶装置 | |
| JPH10199279A (ja) | フラッシュメモリ用デコーダ回路 | |
| JP4121594B2 (ja) | 不揮発メモリ内蔵マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040930 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20041019 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20041206 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050607 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20050805 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Effective date: 20060307 Free format text: JAPANESE INTERMEDIATE CODE: A02 |