JP2005236787A

JP2005236787A - デジタルノイズ除去装置

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Publication number: JP2005236787A
Application number: JP2004044945A
Authority: JP
Inventors: Shintaro Kinoshita; 愼太郎木下; Koutaro Ezaki; 功太郎江崎
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-02-20
Filing date: 2004-02-20
Publication date: 2005-09-02

Abstract

【課題】高速インターフェース部に適用でき、かつ、過渡状態でも正常な出力信号を出力することのできるデジタルノイズ除去装置を提供する。
【解決手段】デジタルノイズ除去装置１００は、ＦＦ１（１）〜１（ｎ）（ｎは６以上の整数）から構成されるシフトレジスタと、それぞれがＦＦ１（１）〜１（ｎ）のうちの３個のＦＦに接続され、その３個のＦＦからの出力信号の論理値の一致を判定する一致判定回路Ｍ１（１）〜Ｍ１（ｍ）（ｍは３以上の整数）と、一致判定回路Ｍ１（１）〜Ｍ１（ｍ）に接続され、一致判定回路Ｍ１（１）〜Ｍ１（ｍ）からの各出力信号の論理値の多数決を行なう多数決回路Ｖ１とを備える。
【選択図】図５

Description

本発明は、高速通信が要求されるインターフェースにおいて利用することが可能なデジタルノイズ除去装置に関する。

従来、入力信号のノイズを除去する場合、図１に示されるデジタルノイズ除去装置１０００のように、シフトレジスタ内の各フリップフロップ（以下、本明細書中ではフリップフロップをＦＦと略す）２（１）〜２（ｎ）における出力信号の値であるＨｉｇｈまたはＬｏｗが一致するかどうか、または、多数決で判定することによってノイズを除去している。以下に、図１のデジタルノイズ除去装置１０００の具体的な動作を説明する。

まず、図１に示されるデジタルノイズ除去装置１０００では、入力信号が入力端子ｉｎからｎ段のＦＦからなるシフトレジスタの１段目のＦＦ２(１)へ入力される。次に、ＦＦ２(１)の出力信号Ｓ２(１)が、ＦＦ２(２)へと入力される。このようなシフトを、シフトレジスタ内のＦＦ２(２)以降ＦＦ２(ｎ)まで行なう。このとき、各ＦＦの出力信号Ｓ２(１)から出力信号Ｓ２(ｎ)までの信号は全て回路Ｍ２に入力される。回路Ｍ２の出力は、出力端子ｏｕｔへと出力される。出力信号Ｓ２(１)〜Ｓ２(ｎ)が入力された回路Ｍ２は、ＨｉｇｈまたはＬｏｗを判定し、その判定結果を出力端子ｏｕｔへ出力する。

回路Ｍ２は、判定基準が出力信号の値の一致である場合には、出力信号Ｓ２(１)〜Ｓ２(ｎ)までの全ての信号がＨｉｇｈになった場合にＨｉｇｈを出力端子ｏｕｔへ出力し、全ての信号がＬｏｗになった場合にＬｏｗを出力端子ｏｕｔへ出力する。

また、回路Ｍ２の判定基準が多数決である場合には、出力信号Ｓ２(１)〜Ｓ２(ｎ)までの信号の値の中で、Ｈｉｇｈの方が多ければＨｉｇｈを出力端子ｏｕｔへ出力し、Ｌｏｗの方が多ければＬｏｗを出力端子ｏｕｔへ出力する。

以上のようにデジタルノイズ除去装置１０００が動作することにより、ＦＦに供給されているクロックの周期にシフトレジスタ内のＦＦの個数ｎを掛けた期間よりも幅が短いノイズが除去され、そのノイズが除去された出力信号が出力端子ｏｕｔから出力される。
特開平５−１４５３８０号公報（第５頁、第２図）。

しかしながら、上記従来のデジタルノイズ除去装置１０００では、正常な出力信号が得られなかったり、ノイズ除去を満足にできないことがある。

本発明は、上記事情を鑑みてなされたものであり、高速インターフェース部に適用でき、かつ、過渡状態でも正常な出力信号を出力することのできるデジタルノイズ除去装置を提供することを目的とする。

本発明のデジタルノイズ除去装置は、直列に接続された複数のフリップフロップの各出力端子が接続され、上記複数のフリップフロップの各出力信号の論理値の一致を判定する３個以上の一致判定回路と、上記３個以上の一致判定回路に接続され、上記３個以上の一致判定回路からの各出力信号の論理値の多数決を行なう多数決回路とを備え、上記複数のフリップフロップのそれぞれは直列に接続され、シフトレジスタを構成している。

本発明のデジタルノイズ除去装置では、回路Ｍ２が一致判定回路である場合のデジタルノイズ除去装置１０００よりもレスポンスが早く、且つ、回路Ｍ２が多数決回路である場合のデジタルノイズ除去装置１０００で見られた過渡状態のノイズの影響を受けない。このため、本発明のデジタルノイズ除去装置は、高速インターフェース部のデジタルノイズ除去装置として適用することができる。

上記３個以上の一致判定回路と上記多数決回路との間に介在して接続され、上記多数決回路に接続される上記３個以上の一致判定回路の接続段数を、制御信号によって設定する制御回路をさらに備えることが好ましい。

このことによって、一致判定を行なうフリップフロップの段数を制御信号で設定することができるデジタルノイズ除去装置を提供することができる。

転送レートを設定することができるレジスタと、上記レジスタに上記転送レートを設定するためのマイコンとをさらに備え、上記レジスタは、上記転送レートの設定に応じた信号を生成し、当該信号を上記制御回路に制御信号として入力する構成としてもよい。

上記複数のフリップフロップへの入力信号の転送レートを検出し、上記転送レートに応じた信号を生成し、上記制御回路への制御信号として入力する転送レート検出器をさらに備える構成としてもよい。

本発明によれば、高速インターフェース部に適用でき、かつ、過渡状態でも正常な出力信号を出力することのできるデジタルノイズ除去装置を提供することができる。

上記「従来の技術」欄に記載のように、従来のデジタルノイズ除去装置１０００では、正常な出力信号が得られない、ノイズ除去を満足にできない等の不具合が生じることがある。そこで、本発明者らは、従来のデジタルノイズ除去装置１０００における不具合の原因を考察した。以下にその考察を図１および図２を参照しながら説明する。なお、図２は、デジタルノイズ除去装置１０００が１５段のＦＦにより構成されている場合におけるタイミングチャートであり、図２中に示すＣＬＫ、ｉｎ、Ｓ２(１)〜Ｓ２(１５)との記載は、ＦＦに供給されているクロック信号ＣＬＫ、入力信号ｉｎ、および各ＦＦにおける出力信号Ｓ２(１)〜Ｓ２(１５)の波形を示す。

従来のデジタルノイズ除去装置１０００では、回路Ｍ２が一致判定回路である場合、ｎ段（ここでは１５段）全てのＦＦの出力がＨｉｇｈまたはＬｏｗに定まらなければ、出力が確定しない。つまり、入力信号に対するデジタルノイズ除去装置１０００の出力が、ＦＦに供給されているクロックの周期にシフトレジスタ内のＦＦの個数ｎ（ここでは１５）を掛けた期間だけ遅れる。

図２に示すように、入力信号ｉｎのＬｏｗからＨｉｇｈへ遷移した直後のノイズＮ１は、クロックＣＬＫの立ち上がり時に入力されているため、パルスＰ１として後段のＦＦへとシフトされている。回路Ｍ２が一致判定回路である場合、Ｓ２(１)〜Ｓ２(１５)までの全ての出力の一致判定を行なっているため、図３の表１に示すように、入力信号ｉｎがＬｏｗからＨｉｇｈに遷移してから、回路Ｍ２の出力（デジタルノイズ除去装置１０００の出力）がＬｏｗからＨｉｇｈに遷移するまでに、クロックＣＬＫの１７クロック分を要する。つまり、１７クロック分だけ遅延している。このように、回路Ｍ２が一致判定回路である従来のデジタルノイズ除去装置１０００では、ノイズＮ１に起因して発生したパルスＰ１が伝播して出力されることはないが、入力に対する出力のレスポンスが遅い。このため、高速インターフェース部のデジタルノイズ除去装置にはあまり適していない。

また、従来のデジタルノイズ除去装置１０００で、回路Ｍ２が、２クロックおきの出力信号Ｓ２(２)、Ｓ２(４)、Ｓ２(６)、Ｓ２(８)、Ｓ２(１０)、Ｓ２(１２)およびＳ２(１４)の多数決を行なう多数決回路である場合、図４の表２のように、ノイズＮ１の影響を受けてしまい、デジタルノイズ除去装置１０００の出力から、１０クロック目にパルスＰ１が出力されてしまう。

このように、従来の多数決回路のみ、または、一致判定回路のみを有するデジタルノイズ除去装置１０００では、ノイズの除去を満足できないことがある。

本発明は、以上の考察に基づいて本発明者らによってなされたものである。以下、本発明の実施形態について、図面を参照しながら説明する。

(実施形態１)
図５は、本発明の実施形態１に係るデジタルノイズ除去装置の回路構成を表す図である。

図５に示すように、本実施形態のデジタルノイズ除去装置１００は、ＦＦ１（１）〜１（ｎ）（ｎは６以上の整数）から構成されるシフトレジスタと、それぞれがＦＦ１（１）〜１（ｎ）のうちの３個のＦＦに接続され、その３個のＦＦからの出力信号の論理値の一致を判定する一致判定回路Ｍ１（１）〜Ｍ１（ｍ）（ｍは３以上の整数）と、一致判定回路Ｍ１（１）〜Ｍ１（ｍ）に接続され、一致判定回路Ｍ１（１）〜Ｍ１（ｍ）からの各出力信号の論理値の多数決を行なう多数決回路Ｖ１とを備える。

入力端子ｉｎからノイズを含んだ信号が入力されると、ＦＦ１(１)から順に信号がシフトされ、ＦＦ１(ｎ)まで信号が伝播する。このとき、図５に示すように、例えば、一致判定回路Ｍ１(１)への入力として、ＦＦ１(１)、ＦＦ１(２)、ＦＦ１(３)のそれぞれの出力信号Ｓ１(１)、出力信号Ｓ１(２)、出力信号Ｓ１(３)が入力される。

一致判定回路Ｍ１（１）は、一致判定を実施し、３信号ともＨｉｇｈならばＨｉｇｈを出力信号Ｔ１(１)へ出力し、３信号ともＬｏｗならばＬｏｗを出力信号Ｔ１(１)へ出力する。一致しない場合には、出力信号は一致判定前に出力しているレベルを保持する。

同様にして、一致判定回路Ｍ１（ｍ−ｑ）への入力として、ＦＦ１（ｎ−ｋ−１）、ＦＦ１（ｎ−ｋ）、ＦＦ１（ｎ−ｋ＋１）のそれぞれの出力信号Ｓ１（ｎ−ｋ−１）、出力信号Ｓ１（ｎ−ｋ）、出力信号Ｓ１（ｎ−ｋ＋１）が入力され、一致判定を実施する。なお、ここでｋは、６＜ｋ＜ｎを満たす整数、ｑは１＜ｑ＜ｍを満たす整数である。

一致判定回路Ｍ１（１）〜Ｍ１（ｍ）は、それぞれ一致判定を実施し、それぞれの出力信号Ｔ１(１)から出力信号Ｔ１(ｍ)を多数決回路Ｖ１へと入力する。多数決回路Ｖ１では、入力信号である出力信号Ｔ１(１)から出力信号Ｔ１(ｍ)から、多数決により、Ｈｉｇｈ出力信号よりもＬｏｗ出力信号の方が多ければＬｏｗを出力端子ｏｕｔへ出力し、Ｌｏｗ出力信号よりもＨｉｇｈ出力信号の方が多ければＨｉｇｈを出力端子ｏｕｔへと出力する。

本実施形態によれば、入力に対する出力のレスポンスが従来のデジタルノイズ除去装置に比べて早い。このことを、図５、図６、図７および図８を参照しながら説明する。図６のタイミングチャートは、デジタルノイズ除去装置１００が１５段のＦＦ１(１)〜ＦＦ１(１５)により構成されている場合における、ＦＦに供給されているクロックＣＬＫと入力信号ｉｎ、および、図５のデジタルノイズ除去装置１００の各ＦＦにおける出力信号Ｓ１(１)〜Ｓ１(１５)の波形を示している。

多数決回路Ｖ１は、出力信号Ｔ１(１)〜Ｔ１(５)を入力とし、出力信号ｏｕｔを出力する。出力信号Ｓ１(１)〜Ｓ１(１５)が図６のようになった場合、出力信号Ｔ１(１)〜Ｔ１(５)、および、出力信号ｏｕｔは、図７に示す表３の通りになる。表３に示すように、本実施形態のデジタルノイズ除去装置１００は、入力信号ｉｎがＨｉｇｈからＬｏｗに遷移してからノイズ除去装置の出力がＨｉｇｈからＬｏｗに遷移するまでのクロックＣＬＫの遅延時間は１２クロックとなっており、ノイズＮ１に起因して発生したパルスＰ１が伝播して出力されることもない。

図８は、表１〜表３の結果を総合して、回路Ｍ２が一致判定回路または多数決回路を備える従来のデジタルノイズ除去装置１０００の出力信号ｏｕｔと、本実施形態のデジタルノイズ除去装置１００の出力信号ｏｕｔとを比較して表したタイミングチャートである。

図８によれば、本実施形態のデジタルノイズ除去装置１００では、回路Ｍ２が一致判定回路である場合のデジタルノイズ除去装置１０００よりもレスポンスが早く、且つ、回路Ｍ２が多数決回路である場合のデジタルノイズ除去装置１０００で見られた過渡状態のノイズの影響を受けないということがわかる。

以上のことから、本実施形態のデジタルノイズ除去装置１００は、高速インターフェース部のデジタルノイズ除去装置として適用することができる。また、多数決回路Ｖ１への入力が、数段のＦＦ毎にグループ化されたＦＦ出力の一致判定結果の信号であるため、過渡状態におけるノイズを除去することもできる。

なお、本実施形態では、一致判定回路Ｍ１（１）〜Ｍ１（ｍ）のそれぞれがＦＦ１（１）〜１（ｎ）のうちの３個のＦＦに接続される構成としているが、これに限定されない。２個以上のＦＦに接続される構成であれば、上述の通り、レスポンスが早く、且つ、過渡状態のノイズを確実に除去するデジタルノイズ除去装置とすることができる。

（実施形態２）
図９は、本発明の実施形態２に係るデジタルノイズ除去装置の回路構成を表す図であり、図１０（ａ）〜（ｃ）は、実施形態２に係るデジタルノイズ除去装置を構成する各回路の構成を表す図である。

図９に示すように、本実施形態のデジタルノイズ除去装置２００は、ｍ個の回路ＭＭ（１）〜ＭＭ（ｍ）（ｍは３以上の整数）と、回路ＭＭ（１）〜ＭＭ（ｍ）の各出力端子に接続された段数制御回路ＭＣと、段数制御回路ＭＣに接続され、回路ＭＭ（１）〜ＭＭ（ｍ）からの各出力信号の論理値の多数決を行なう多数決回路Ｖ３とを備える。

つまり、上記実施形態１のデジタルノイズ除去装置１００において、各一致判定回路Ｍ１（１）〜Ｍ１（ｍ）と多数決回路Ｖ１との間に介在して接続され、多数決回路Ｖ１に接続される一致判定回路Ｍ１（１）〜Ｍ１（ｍ）の接続段数を、制御信号によって設定する制御回路をさらに追加した構成と同じ構成となっている。

次に、回路ＭＭ（１）〜ＭＭ（ｍ）のそれぞれについて説明する。なお、ここでは各回路ＭＭ（１）〜ＭＭ（ｍ）は同じ構成を有するので、回路ＭＭ（１）〜ＭＭ（ｍ）のうちの１つを回路ＭＭとして代表的に表すものとする。回路ＭＭは、いずれも図１０（ａ）に示すように、ＦＦ３（１）〜ＦＦ３（ｐ）（ｐは２以上の整数）から構成されるシフトレジスタと、それぞれがＦＦ３（１）〜ＦＦ３（ｐ）に接続され、ＦＦ３（１）〜ＦＦ３（ｐ）からの出力信号の論理値の一致を判定する一致判定回路Ｍ３とを備える。

次に、段数制御回路ＭＣについて説明する。段数制御回路ＭＣは、図９に示すように、制御信号入力端子ｃを有し、回路ＭＭと多数決回路Ｖ３との接続数を、制御信号入力端子ｃからの制御信号によって設定する。

例えば、４つの入力端子を備える段数制御回路ＭＣは、図１０（ｂ）に示すように、３つの回路ＭＳ３０、ＭＳ３１およびＭＳ３２と、２つのセレクタＳＬ３０およびＳＬ３１から構成されている。回路ＭＳ３０およびＭＳ３１は、いずれも２つの出力端子のうちの一方が回路ＭＳ３２の入力端子に接続され、残りの一方がセレクタＳＬ３０およびＳＬ３１の入力端子に接続されている。また、制御信号入力端子ｃ１およびｃ２を備えており、制御信号入力端子ｃ１からの制御信号が回路ＭＳ３１と回路ＭＳ３０とに入力される。制御信号入力端子ｃ２からの制御信号は、回路ＭＳ３２と、セレクタＳＬ３１と、セレクタＳＬ３０とに入力される。回路ＭＳ３２は、２つの出力端子がいずれも２つに分岐しており、分岐の一方は端子ｏｕｔ２およびｏｕｔ４に接続されており、もう一方はそれぞれセレクタＳＬ３０およびＳＬ３１の入力端子に接続されている。セレクタＳＬ３０およびＳＬ３１の各出力端子は、それぞれ端子ｏｕｔ１およびｏｕｔ３に接続されている。

次に、回路ＭＳ３０、ＭＳ３１およびＭＳ３２について説明する。なお、ここでは各回路ＭＳ３０、ＭＳ３１およびＭＳ３２は同じ構成を有するので、回路ＭＳ３０、ＭＳ３１およびＭＳ３２のうちの１つを回路ＭＳとして代表的に表すものとする。

回路ＭＳは、図１０（ｃ）に示すように、２つの入力端子を備え、一致判定回路Ｍ３０と、２つのセレクタＳＬ３０１およびＳＬ３０２から構成されている。一致判定回路Ｍ３０は、入力端子ｉｎ１とｉｎ２とに接続されており、出力端子は分岐してそれぞれセレクタＳＬ３０１およびＳＬ３０２の入力端子に接続されている。また、セレクタＳＬ３０１およびＳＬ３０２は、それぞれ直接入力端子ｉｎ１とｉｎ２とにも接続されており、出力端子はそれぞれ端子ｏｕｔ１およびｏｕｔ２に接続されている。

図９に示すように、まず、入力端子ｉｎから入力するノイズを含んだ信号は、回路ＭＭ (１)へ入力される。回路ＭＭでは、ｓｉｎからの入力信号をＦＦ３(１)から順に信号がシフトされ、ＦＦ３（ｐ）まで信号が伝播する。

続いて、一致判定回路Ｍ３への入力として、ＦＦ３(１)〜ＦＦ３（ｐ）のそれぞれの出力信号Ｓ３(１)〜Ｓ３（ｐ）が入力され、一致判定を実施し、全ての入力信号がＨｉｇｈならばＨｉｇｈを出力端子ｆｏｕｔへ出力し、全ての信号がＬｏｗならばＬｏｗを出力端子ｆｏｕｔへ出力する。一致しない場合には、出力信号は一致判定前に出力しているレベルを保持する。出力端子ｓｏｕｔへは、入力端子ｓｉｎからシフトされてきたＦＦ３（ｐ）の出力信号Ｓ３（ｐ）が出力される。

次に、一致判定がＭＭ (１)からＭＭ（ｍ）まで実施されると、それぞれの出力信号ＦＯ (１)〜ＦＯ（ｍ)が段数制御回路ＭＣへと入力される。

次に、段数制御回路ＭＣを構成する回路のうち、回路ＭＳの動作について説明する。

段数制御回路ＭＳは、次のように動作する。まず、図１０（ｃ）に示すように、入力端子ｉｎ１とｉｎ２とからの入力信号を一致判定回路Ｍ３０へと入力して、一致判定を行ない、信号Ｓ３０を出力する。セレクタＳＬ３０１では、入力端子ｉｎ１からの入力信号と一致回路Ｍ３０から出力された信号Ｓ３０を制御端子ｃからの制御信号により選択する。制御端子ｃからの制御信号が０の場合は、入力端子ｉｎ１からの入力信号を出力端子ｏｕｔ１へ出力し、制御端子ｃからの制御信号が１の場合は、信号Ｓ３０を出力端子ｏｕｔ１へ出力する。セレクタＳＬ３０２では、入力端子ｉｎ２からの入力信号と一致回路Ｍ３０から出力された信号Ｓ３０を制御端子ｃからの制御信号により選択する。制御端子ｃからの制御信号が０の場合は、入力端子ｉｎ２からの入力信号を出力端子ｏｕｔ２へ出力し、制御端子ｃからの制御信号が１の場合は、信号Ｓ３０を出力端子ｏｕｔ２へ出力する。

段数制御回路ＭＣは、次のように動作する。入力端子ｉｎ１と入力端子ｉｎ２からの入力信号と制御端子ｃ１からの制御信号とが回路ＭＳ３０へと入力されると、信号Ｏ３００と信号Ｏ３０１とを出力する。同様に、入力端子ｉｎ３と入力端子ｉｎ４からの入力信号と制御端子ｃ１からの制御信号とが回路ＭＳ３１へと入力されると、信号Ｏ３１０と信号Ｏ３１１を出力する。

回路ＭＳ３２は、信号Ｏ３０１、信号Ｏ３１１、および制御端子ｃ２からの制御信号が入力されると、信号Ｏ３２０と信号Ｏ３２１とを出力する。セレクタＳＬ３０では、信号Ｏ３００と信号Ｓ３２０とを制御端子ｃ２からの制御信号により選択する。制御端子ｃ２からの制御信号が０の場合は、信号Ｏ３００を出力端子ｏｕｔ１へ出力し、制御端子ｃ２からの制御信号が１の場合は、信号Ｓ３２０を出力端子ｏｕｔ１へ出力する。同様に、セレクタＳＬ３１では、信号Ｏ３１０と信号Ｓ３２１とを制御端子ｃ２からの制御信号により選択する。制御端子ｃ２からの制御信号が０の場合は、信号Ｏ３１０を出力端子ｏｕｔ３へ出力し、制御端子ｃ２からの制御信号が１の場合は、信号Ｓ３２１を出力端子ｏｕｔ３へ出力する。

出力端子ｏｕｔ２と出力端子ｏｕｔ４には、それぞれ、信号Ｏ３２０と信号Ｏ３２１とが出力される。段数制御回路ＭＣは、出力信号ＦＯ (１)〜ＦＯ（ｍ）までが入力され、制御端子ｃからの制御信号によって、一致判定を行なう段数を制御し、その結果を出力信号Ｔ３(１)〜Ｔ３(ｊ)（ｊはｍ以下の整数）を出力する。つまり、回路ＭＭ（１）〜ＭＭ（ｍ）からの各出力信号ＦＯ (１)〜ＦＯ（ｍ)のうちのいくつかを、出力信号Ｔ３(１)〜Ｔ３(ｊ)として出力する。

多数決回路Ｖ３では、入力信号である出力信号Ｔ３(１)〜Ｔ３(ｊ)から、多数決により、Ｈｉｇｈ出力信号よりもＬｏｗ出力信号の方が多ければＬｏｗを出力端子ｏｕｔ３へ出力し、Ｌｏｗ出力信号よりもＨｉｇｈ出力信号の方が多ければＨｉｇｈを出力端子ｏｕｔ３へと出力する。

上述の実施形態１では、多数決回路Ｖ１に接続される一致判定回路Ｍ（１）〜Ｍ１（ｍ）の個数が固定であり、一致判定回路Ｍ（１）〜Ｍ１（ｍ）を介して多数決回路Ｖ１に接続されるＦＦの段数も固定（ｎ段）である。

しかし本実施形態によれば、段数制御回路ＭＣを備えることによって、回路ＭＭ（１）〜ＭＭ（ｍ）の各一致判定回路Ｍ３と多数決回路Ｖ３との接続数を可変とすることができる。すなわち、多数決回路Ｖ３に接続されるＦＦの段数をｐ段〜（ｐ×ｍ）段の間で可変とすることができる。つまり、本実施形態によれば、一致判定を行なうＦＦの段数を制御信号で設定することができるデジタルノイズ除去装置を提供することができる。

このように本実施形態のデジタルノイズ除去回路２００では、一致判定を行なうＦＦの段数を制御信号で設定することができる。このため、例えば、入力信号の転送レートに応じて一致判定を行なうＦＦの段数を制御することも可能となる。

(実施形態３)
図１１は、本発明の実施形態３に係るデジタルノイズ除去装置の回路構成を表す図である。

図１１に示すように、本実施形態のデジタルノイズ除去装置３００は、入力端子ｉｎ、出力端子ｏｕｔ、制御信号入力端子ｃおよび出力端子ｄｏｕｔを備えるデジタルノイズ除去部３５０と、制御信号入力端子ｃに制御信号を入力する転送レート設定レジスタ４０２と、転送レートを設定するための信号を出力するマイコン４０３とを備える。特に、本実施形態のデジタルノイズ除去部３５０は、上記実施形態２のデジタルノイズ除去装置と全く同じ回路構成を有する。

マイコン４０３から転送レートを設定するための信号Ｓ４０３が出力されると、転送レート設定レジスタ４０２へと入力される。転送レート設定レジスタ４０２からは、デジタルノイズ除去部３５０を制御するための信号Ｓ４０２が出力され、制御信号入力端子ｃへと入力される。デジタルノイズ除去部３５０では、制御信号Ｓ４０２によって、設定された転送レートに適した一致判定を行なうＦＦの段数が設定される。これにより、入力端子ｉｎから入力された信号からノイズが除去され、出力端子ｏｕｔへと出力される。出力端子ｄｏｕｔからは、デジタルノイズ除去部３５０内にあるシフトレジスタでシフトされた信号が出力される。

本実施形態によれば、マイコン４０３が設定するインターフェースの転送レートから制御信号を生成し、一致判定を行なうＦＦの段数を、適用するインターフェースの転送レートに応じて設定できるデジタルノイズ除去装置を提供することができる。

(実施形態４)
図１２は、本発明の実施形態４に係るデジタルノイズ除去装置の回路構成を表す図である。

図１２に示すように、本実施形態のデジタルノイズ除去装置４００は、入力端子ｉｎ、出力端子ｏｕｔ、制御信号入力端子ｃおよび出力端子ｄｏｕｔを備えるデジタルノイズ除去部３５０と、転送レート検出部５０２とを備える。転送レート検出部５０２は、入力端子ｉｎおよび制御信号入力端子ｃに接続され、入力端子ｉｎに入力された信号から転送レートを検出し、転送レートに応じたデジタルノイズ除去部３５０の制御信号Ｓ５０２を生成する。特に、本実施形態のデジタルノイズ除去部３５０は、上記実施形態２のデジタルノイズ除去装置と全く同じ回路構成を有する。

入力端子ｉｎに信号が入力されると、この信号は転送レート検出器５０２にも入力される。転送レート検出器５０２は、入力された信号からインターフェースの転送レートを検出し、この転送レートに対応したデジタルノイズ除去部３５０の制御信号Ｓ５０２を生成し、制御信号入力端子ｃに入力する。デジタルノイズ除去装置３５０では、制御信号入力端子ｃから入力された信号Ｓ５０２によって、設定された転送レートに適した一致判定を行なうＦＦの段数が設定される。これにより、入力端子ｉｎから入力された信号からノイズが除去され、出力端子ｏｕｔへと出力される。出力端子ｄｏｕｔからは、デジタルノイズ除去部３５０内にあるシフトレジスタでシフトされた信号が出力される。

本実施形態によれば、インターフェースの転送レートを自動的に検出することができ、一致判定を行なうＦＦの段数を、適用するインターフェースの転送レートに応じて設定できるデジタルノイズ除去装置を提供することができる。

(その他の実施形態)
図１３は、上記実施形態２で説明したデジタルノイズ除去装置２００をデジタルＴＶ用システムＬＳＩのＩ²Ｃインターフェース回路に組み込んだ場合を示す図である。

図１３において、デジタルＴＶ用システムＬＳＩ６０１のＩ²Ｃインターフェース回路６０２内には、上記実施形態２で説明したデジタルノイズ除去装置２００を２つ備え付けてあり、それぞれにはクロック信号線６０３およびデータ信号線６０４が接続されている。クロック信号線６０３とデータ信号線６０４のそれぞれの他方には、外部デバイス６０５および６０６がつながっている。

本実施形態に示すように構成すれば、デジタルＴＶ用ＬＳＩ６０１内のＩ²Ｃインターフェース回路６０２を高速に動作させても、誤動作することなく、Ｉ²Ｃ通信を実現することが可能となる。

以上説明したように、本発明は、高速通信が要求されるインターフェース部でのノイズ除去について有用である。

図１は、従来のデジタルノイズ除去装置の回路構成を表す図である。図２は、図１のデジタルノイズ除去装置が１５段のフリップフロップにより構成されている場合におけるタイミングチャートである。図３は、従来のデジタルノイズ除去装置におけるクロック毎の各フリップフロップの出力信号と、デジタルノイズ除去装置の出力信号との論理値を一覧にした表１を示す。図４は、従来のデジタルノイズ除去装置におけるクロック毎の各フリップフロップの出力信号と、デジタルノイズ除去装置の出力信号との論理値を一覧にした表２を示す。図５は、本発明の実施形態１に係るデジタルノイズ除去装置の回路構成を表す図である。図６は、本発明の実施形態１に係るデジタルノイズ除去装置における、各フリップフロップに供給されているクロックＣＬＫと入力信号ｉｎ、および、各フリップフロップの出力信号Ｓ１(１)〜Ｓ１(１５)の波形を示すタイミングチャートである。図４は、本発明の実施形態１に係るデジタルノイズ除去装置におけるクロック毎の各フリップフロップの出力信号と、各一致判定回路の出力信号と、デジタルノイズ除去装置の出力信号との論理値を一覧にした表３を示す。図８は、表１〜表３の結果を総合して、従来のデジタルノイズ除去装置１０００の出力信号ｏｕｔと、本発明の実施形態１に係るデジタルノイズ除去装置１００の出力信号ｏｕｔとを比較して表したタイミングチャートである。図９は、本発明の実施形態２に係るデジタルノイズ除去装置の回路構成を表す図である。図１０（ａ）〜（ｃ）は、本発明の実施形態２に係るデジタルノイズ除去装置を構成する各回路の構成を表す図である。図１１は、本発明の実施形態３に係るデジタルノイズ除去装置の回路構成を表す図である。図１２は、本発明の実施形態４に係るデジタルノイズ除去装置の回路構成を表す図である。図１３は、本発明の実施形態２に係るデジタルノイズ除去装置をデジタルＴＶ用システムＬＳＩのＩ²Ｃインターフェース回路に組み込んだ場合を示す図である。

符号の説明

１００、２００、１０００デジタルノイズ除去装置
３５０デジタルノイズ除去部
ＦＦ１(１)〜ＦＦ１(ｎ)、ＦＦ２(１)〜ＦＦ２(ｎ) フリップフロップ
ＦＦ３(１)〜ＦＦ３(ｐ) フリップフロップ
Ｍ１(１)〜Ｍ１(ｍ) 一致判定回路
Ｖ１、Ｖ３多数決回路
Ｍ２回路
Ｍ３、Ｍ３０一致判定回路
ＳＬ３０、ＳＬ３１、ＳＬ３０１、ＳＬ３０２セレクタ
ＭＳ３０、ＭＳ３１、ＭＳ３２回路
ＭＭ (１)〜ＭＭ (ｍ) 回路
ＭＣ段数制御回路
４０２転送レート設定レジスタ
４０３マイコン
５０２転送レート検出器
６０１デジタルＴＶ用システムＬＳＩ
６０２Ｉ²Ｃインターフェース回路
６０３Ｉ²Ｃインターフェースのクロック信号線
６０４Ｉ²Ｃインターフェースのデータ信号線
６０５Ｉ²Ｃインターフェースにつながる外部デバイス
６０６Ｉ²Ｃインターフェースにつながる外部デバイス

Claims

直列に接続された複数のフリップフロップの各出力端子が接続され、上記複数のフリップフロップの各出力信号の論理値の一致を判定する３個以上の一致判定回路と、
上記３個以上の一致判定回路に接続され、上記３個以上の一致判定回路からの各出力信号の論理値の多数決を行なう多数決回路とを備え、
上記複数のフリップフロップのそれぞれは直列に接続され、シフトレジスタを構成しているデジタルノイズ除去装置。
請求項１に記載のデジタルノイズ除去装置において、
上記３個以上の一致判定回路と上記多数決回路との間に介在して接続され、上記多数決回路に接続される上記３個以上の一致判定回路の接続段数を、制御信号によって設定する制御回路をさらに備えるデジタルノイズ除去装置。
請求項２に記載のデジタルノイズ除去装置において、
転送レートを設定することができるレジスタと、
上記レジスタに上記転送レートを設定するためのマイコンをさらに備え、
上記レジスタは、上記転送レートの設定に応じた信号を生成し、当該信号を上記制御回路に制御信号として入力する、デジタルノイズ除去装置。
請求項２に記載のデジタルノイズ除去装置において、
上記複数のフリップフロップへの入力信号の転送レートを検出し、上記転送レートに応じた信号を生成し、上記制御回路への制御信号として入力する転送レート検出器をさらに備える、デジタルノイズ除去装置。