KR100206678B1 - 스캔 경로를 가지는 반도체 장치 - Google Patents

스캔 경로를 가지는 반도체 장치 Download PDF

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KR100206678B1
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시따까 야마나
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가네꼬 히사시
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Abstract

논리 게이트 결합회로(C1∼C3)와 복수의 스캔 레지스터들(5-A, 5-B, ...)또는 플립플롭을 포함하는 반도체 장치에서, 상기 플립플롭을 직렬로 연결하여 스캔경로를 형성한다. 스캔클럭 신호들((SCKa, SCKb, ...)은 순차적으로 발생되어 상기 스캔레지스터로 전송된다. 스캔클럭 신호 사이의 지연시간(tc)은 각 스캔 레지스터의 동작 시간(td) 보다 더 작다.

Description

스캔 경로를 가지는 반도체 장치
제1도는 논리 외로의 예를 도시하는 회로도.
제2도는 제1의 종래 기술에 따른 스캔 경로를 도시하는 회로도.
제3A도 내지 제3H도는 제2도의 스캔 경로의 동작을 설명하기 위한 타이밍도.
제4도는 제2의 종래 기술에 따른 스캔 경로를 도시하는 회로도.
제5A도 내지 제5F도는 제4도의 스캔 경로를 도시하는 회로도.
제6도는 제3의 종래 기술에 따른 스캔 경로를 도시하는 회로도.
제7A도 내지 제7G도는 제6도의 스캔 경로의 동작을 설명하기 위한 타이밍도.
제8도는 본 발명의 제1 실시예의 스캔 경로를 도시하는 회로도.
제9A도 내지 제9F도는 제8도의 스캔 경로의 동작을 설명하기 위한 타이밍도.
제10도는 본 발명의 제2실시예의 스캔 경로를 도시하는 회로도.
제11도A도 내지 제11F도는 제10도의 스캔 경로의 동작을 설명하기 위한 타이밍도.
제12도 및 제13도는 각각 제8도 및 제10도의 스캔 경로의 변형을 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
11, 21, 31, 41, 51, 42 : 선택기 12, 22, 32, 53 : 마스터 래치 회로
C1, C2, C3 : 논리 게이트 결합 회로 CK : 공통 클럭 신호
MC : 마스터 클럭 신호 NI : 정상 데이터 입력
SCK : 스캔 클럭 신호 SEL : 모드 선택 신호
SI : 스캔 데이터 입력 SIN: 스캔 입력 단자
SOUT: 스캔 출력 단자
본 발명은 논리 게이트 결합 회로 및 시험 모드를 위한 스캔 경로를 갖는 다수의 플립를롭을 포함하는 반도체 장치에 관한 것이다.
AND 회로, NAND 회로, OR 회로, NOR 회로, 배타적 OR 회로, 배타적 NOR 회로 등의 다수의 논리 게이트와 논리 게이트들 사이에 배치된 다수의 플립플롭을 포함하는 논리 회로에서, 플립플롭은 통상 외부로부터 직접 억세스될 수 없다.
따라서, 논리 게이트를 시험하기 위하여 논리 게이트들이 단계별로 작동되어야 하기 때문에 시험 시간이 길어진다. 논리회로 내에 포함된 게이트들의 시험 시간을 단축시키기 위하여 스캔 입력 단자와 스캔 출력 단자 사이에 플립플롭들을 상호 직렬로 접속시키는 스캔 경로가 제공된다. 즉, 스캔 경로가 활성화되었을 때, 플립플롭들은 시프트 레지스터로서 기능할 수 있다. 그리하여, 입력 데이터는 임의의 플립플롭으로부터 스캔 경로를 통하여 스캔 출력 단자로 독출될 수 있다. 이러한 플립플롭들은 스캔레지스터라고 불리운다.
제1종의 종래 기술의 스캔 경로는 각각 마스터 래치 회로(플립플롭)와 슬레이브 래치 회로(플립플롭)에 의하여 형성된 다수의 스캔 레지스터를 포함하여, 클럭스큐로 인한 데이터 관통 효과(passing-through effect)를 방지한다. 이에 관하여는 추후에 보다 상세히 설명하기로 한다.
그러나, 제1의 종래 기술의 스캔 경로에서는 2 종류의 클럭 신호들, 슬레이브 클럭 신호가 요구되어, 제어가 복잡해진다.
제2의 종래 기술에 따른 스캔 경로는 단일 플립플롭에 의하여 각각 형성된 다수의 스캔 레지스터들을 포함한다. 제2의 기술의 스캔 경로에서, 스캔 레지스터들은 다수의 블록들로 분할되고, 하나의 블록에는 각각의 다수의 클럭 신호가 공급된다. 다음 단들에서는 블록들에 더욱 긴 지연 시간이 부여된다. 또한 2개의 블록들 사이에는 지연 회로가 배치된다. 그리하여 데이터 관통 효과가 방지된다. 이에 관하여는 추후에 보다 상세히 설명한다.
그러나, 제2의 종래 기술의 스캔 경로에서는 다수의 지연 회로들이 필요하여 집적도가 낮아지는 문제가 있다. 또한, 레이아웃 설계에 있어서 한 블록 당 배치되는 스캔 레지스터들의 수 및 지연 회로들의 지연 시간이 고려되어야 하므로 설계기간이 길어지는 문제가 있다.
또한, 제3의 종래 기술의 스캔 경로는 단일의 플립플롭에 의하여 각각 형성된 다수의 스캔 레지스터를 포함한다.(JP-A-3-46821 참조) 제3의 종래 기술에 따른 스캔 경로에서, 2개의 스캔 레지스터가 하나의 블록을 형성하고 하나의 블록마다 각각 다수의 클럭 신호가 공급된다. 이 경우에, 홀수 번호의 블록에 공급되는 클럭신호는 짝수 번호의 블록에 공급되는 클럭 신호와 반대이다. 그리하여 데이터 관통효과가 방지될 수 있다. 이점 또한 추후에 보다 상세하게 설명될 것이다.
그러나, 제3의 종래 기술의 스캔 경로에서 반대되는 위상을 가지는 2가지의 클럭 신호가 요구되므로 제어가 복잡해지는 문제가 있다. 또한 레이아웃을 설계함에 있어서 스캔 클럭 신호들의 위치에 따른 스캔 클럭 신호의 지연 시간을 고려하여야 하므로 설계 시간이 연장된다.
본 발명의 목적은 제어가 간단하고 설계 시간을 단축시킬 수 있는 스캔 경로를 포함하는 반도체 장치를 제공하는 것이다.
본 발명에 따라, 논리 게이트 결합 회로 및 다수의 스캔 레지스터 또는 플립플롭을 포함하는 반도체 장치에서, 플립플롭들을 상호 직렬로 연결하도록 스캔 경로가 제공된다. 스캔 클럭 신호들은 순차적으로 발생되어 스캔 레지스터들로 전송된다. 스캔 클럭 신호들 간의 지연 시간은 각각의 스캔 레지스터들의 한번의 동작 시간보다 대략적으로 짧다.
스캔 클럭 신호들은 직렬로 연결된 다수의 지연 회로에 의하여 발생될 수 있는데, 각각의 스캔 클럭 신호는 전술한 지연 시간을 가진다. 이 경우에, 지연 회로들은 단일 공통 스캔 클럭 신호를 수신한다. 따라서, 제어는 단순화될 수 있고, 설계 시간도 또한 단축될 수 있다.
본 발명은 첨부된 도면을 참조하여 종래의 기술과 비교하는 이하의 상세한 설명으로부터 더욱 명확하게 이해될 수 있다.
본 발명의 양호한 실시예를 설명하기 이전에, 제1도, 제2도, 제3A도 내지 제3H도, 제4도, 제5A도 내지 제6도 및 제7A도 내지 제7G도를 참조하여 논리회로의 예와 종래 기술의 스캔 경로를 설명할 것이다.
논리회로의 예를 도시하는 제1도에서, AND 회로, NAND 회로, OR 회로, NOR 회로, 배타적 OR 회로, 배타적NOR 회로 등에 의하여 형성된 논리 게이트 결합 회로들(C1, C2, C3) 사이에 레지스터들(플립플롭) (SR1, SR2, ..., SRm, SRm+1, ... ,SRn-1, SRn)이 배치된다. 입력 데이터 DI는 논리 게이트 결합회로 C1에 고급되고 출력 데이터 DO는 논리 게이트 결합회로 C3로부터 출력된다.
이 경우에, 레지스터들(SR1, SR2, ... , SRm, SRm+1, ..., SRn-1, SRn)이 외부로부터 직접 억세스될 수 없기 때문에, 논리 회로의 시험 시간이 길어진다. 시험 시간을 던축시키기 위아여, 스캔 입력 단자 SIN 및 스캔 출력 단자 SOUT 사이에 레지스터들(SR1, SR2, ..., SRm, SRm+1, ... , SRn-1, SRn)을 직렬로 상호 연결시켜 레지스터들(SR1, SR2, ... , SRm, SRm+1, ... , SRn-1, SRn)이 시프트 레지스터로서 기능하게 하는 스캔 경로가 제공된다. 따라서, 레지스터들(SR1, SR2, ... , SRM, SRM+1, ... , SRN-1, SRN)은 스캔 레지스터라 불리운다. 따라서, 시험 데이터가 스캔 입력 단자 SIN로부터 스캔 경로를 통하여 임의의 스캔 레지스터에 기입된다. 이때에, 입력 데이터 DI를 논리 게이트 결합회로 C1에 공급함과 동시에 시험 데이터가 논리 게이트 결합회로(C2및 C3)에 병렬로 입력되어 논리 게이트 결합 회로들(C1, C2및 C3)을 동작시킨다. 그리고 논리 게이트 결합 회로 C3의 출력 데이터 DO와 동시에 임의의 스캔레지스터로부터 스캔 출력 단자 SOUT로 시험 데이터가 독출된다. 최종적으로 스캔 출력 단자 SOUT의 시험 데이터 및/또는 출력 데이터 DO가 예상 데이터와 비교되어, 논리 게이트 결합 회로들(C1,C2, 및 C3)의 논리 게이트들이 정상적인지의 여부를 결정한다.
제1의 종래 기술 스캔 경로를 도시하는 제2도에서, 스캔 레지스터들(1-A, 1-B, 1-C)은 스캔 입력 단자 SIN과 스캔 출력 단자 SOUT사이에서 직렬로 연결되어 있다. 각각의 스캔 레지스터들(1-A, 1-B, I-C)은 모드 선택 단자 SEL의 모드 선택신호에 따라 정상 데이터 입력 NI 또는 스캔 데이터 입력 SI를 선택하는 선택기(11)을 포함한다. 이 경우에, 정상 데이터 입력 NI는 논리 게이트 결합 회로(C1또는 C2)에 연결되고, 스캔 데이터 입력 SI는 전단(prestage)의 스캔 레지스터 중의 하나 또는 스캔 입력 단자 SIN에 연결된다. 예를 들어, 모드 선택 신호가 0(노리 게이트 동작 모드)인 경우에, 선택기(11)은 정상 데이터 입력 NI를 선택한다. 역으로 모드 선택 신호가 1(스캔 모드)인 경우에, 선택기(11)은 스캔 데이터 입력 SI를 선택한다.
선택기(11)에 의하여 선택된 데이터는 마스터 클럭 단자 MC의 마스터 클럭신호에 의하여 클럭된 마스터 래치 회로(D형 플립플롭: 12)의 데이터 입력 D에 공급된다. 마스터 래치 회로(12)의 츨력(Q)는 논리 게이트 결합 회로(C2또는 C3) 및 슬레이브 클럭 단자 SC의 스레이브 클럭 신호에 의하여 클럭된 슬레이브 래치회로(D형 플립플롭: 13)에 연결된다.
제2도의 스캔 경로의 스캔 모드 동작이 제3A도 내지 제3H도를 참조하여 설명된다. 여기서, 단자 SEL의 모드 선택 신호는 1이다. 또한 NOA, NOB, 및 NOC는 각각 스캔 레지스터들(1-A, 1-B 및 1-C)의 마스터 래치 회로(12)의 출력 신호를 나타내고, SOA, SOB, SOC는 각각 스캔 레지스터들(1-A, 1-B 및 1-C)의 슬레이브래치 회로(13)의 출력 신호를 나타낸다.
제3A도 및 제3B도에 도시된 바와 같이, 마스터 크럭 신호 MC와 슬레이브 크럭 신호 SC는 중첩되지 않는다.
시간 t1에서 마스터 클럭 신호(MC)가 상승할 때, 데이터(d0, d1, d2)는 지연시간 td를 가지고 스캔 레지스터들(1-A, 1-B, 1-C)의 마스터 래치 회로(12)에 의하여 각각 래치된다. 그 결과 제3C도, 제3E도 및 제3G도에 도시된 바와 같이, 마스터 래치 회로(12)의 출력 신호들(NOA, NAB, NOC)은 각각 d0, d1 및 d2가 된다.
다음, 시간 T2에서 슬레이브 클럭 신호(SC)가 상승할 때, 데이터(d0, d1, d2)는 지연 시간 td를 가지고 스캔 레지스터들(1-A, 1-B, 1-C)의 슬레이브 래치 회로(13)에 의하여 각각 래치된다. 그 결과, 제3D도, 제3F도 및 제3H도에 도시된 바와 같이, 슬레이브 래치 회로(13)의 출력 신호들(SOA, SOB및 SOC)은 각각 d0, d1 및 d2가 된다.
따라서, 하나의 펄스의 마스터 클럭 신호 MC와 하나의 펄스의 슬레이브 클럭 신호 SC에 의하여 스캔 경로상에서 하나의 비트의 시프트 동작이 이루어진다. 따라서, 마스터 클럭 신호 MC 및 슬레이브 클럭 신호 SC 사이의 스큐에 의하여 데이터의 관통 효과가 방지될수 있다.
그러나, 제2도의 스캔경로에서, 2가지의 클럭 신호들, 즉 마스터 래치 회로(12)를 dnl한 마스터 클럭 신호 MC와 슬레이브 래치회로(13)을 위한 슬레이브 클럭신호 SC가 요구되므로, 제어가 복잡해지는 문제가 있다.
제2의 종래 기술의 스캔 경로를 도시하는 제4도에서, 스캔 레지스터들(2-A, 2-B, ...)이 스캔입력단자 SIN과 스캔 출력 단자 SOUT사이에 직렬로 연결되어 있다. 스캔레지스터들(2-A, 2-B, 2-C)은 하나의 블록을 형성하고 스캔 레지스터들(2-D, 2-E, 2-F)은 하나의 블록을 형성한다. 즉, 스캔레지스터들은 다수의블럭으로 분할된다. 제1블록에는 클럭신호(CKa)가 공급되고 제2블록에는 클럭신호(CKb)등이 공급된다.
각각의 스캔 레지스터들(2-A, 2-B, ...)은 모드 선택 단자 SEL의 모드 선택 신호에 따라 정상 데이터 입력 NI 또는 스캔 데이터 SI를 선택하는 선택기(21)을 포함한다.
선택기(21)에 의하여 선택된 데이터는 CKa, CKb,... 등의 클럭신호에 의하여 클럭된 D형 플립플롭(22)의 데이터 입력 D에 공급된다.
클럭 신호들(CKa, CKb, ...)은 공통 클럭신호 CK를 수신하는 23 내지 28의 지연회로들(구동기)에 의하여 발생된다. 즉, 클럭신호들(CKa, CKb, ...)간에는 스큐가 존재하게된다. 그리하여, 후단의 블록들에 긴 지연 시간이 부과된다. 또한, 블록들사이에 지연 회로(29)가 배치된다.
이하에서는 제5A도 및 내지 제5F도를 참조하여 제4도의 스캔 경로의 스캔 모드 동작을 설명한다. 이 경우에, 단자 SEL의 모드 선택 신호는 1이다. 또한, SIB, SIC, SID및 SIE는 각각 스캔 레지스터들(2-B, 2-C, 2-D 및 2-E)의 입력의 스캔 데이터를 나타낸다. 제5A도 및 제5B도에 도시된바와 같이, 클럭 신호들(CKa, CKb) 간에는 스큐te가 존재한다. 시간 t1에서 클럭 신호 CKa가 상승할 때, 데이터 d1 및 d2는 지연시간 td를 가지고 각각 스캔 레지스터들(2-B 및 2-C)의 플립플롭(22)에 의하여 래치된다. 그결과, 제5C도 및 제5D도에 도시된 바와같이, 스캔레지스터들(2-B 및 2-C)의 스캔데이터 SIB및 SIC는 각각 d0 및 d1이 된다. 이 경우에, 제 5E도에 도시된 바와 같이, 스캔 레지스터 (2-D)의 스캔데이터(SIc)는 지연 시간 td + tf를 가지고 d2가 되는데, 이때 tf는 지연회로(29)의 지연시간이다. 다음으로 시간 t2에서 클럭신호 CKB가 상승할 때, 데이터 d3는 지연시간 td를 가지고 스캔 레지스터(2-D)의 플립플롭(22)에 의하여 래치된다. 그 결과, 제5F도에 도시된 바와같이, 스캔 레지스터(2-E)의 스캔데이터 SIE는 d3가 된다.
따라서, 한 펄스의 클럭신호CKa와 한 펄스의 클럭신호 CKb를 이용하여 스캔 경로 상에서 하나의 비트의 시프트 동작이 실행된다. 따라서, 클럭 신호들(CKa, CKb, ...)간의 스큐와 지연회로(29)의 지연시간에 의하여 데이터 관통 효과가 방지될 수 있다.
그러나, 제4도의 스캔경로에서 다수의 지연 회로가 필요하기 때문에 집적도가 떨어지는 문제가 있다. 또한 회로의 레이아웃을 설계할때에 블록 당 스캔 레지스터의 수 및 지연회로들의 지연시간을 고려하여야 하기 때문에 설계 시간이 지연된다.
제3의 종래 기술에 따른 스캔경로(JP-A-3-46821 참조)를 도시하는 제6도에서, 스캔레지스터들(3-A 내지 3-H)는 스캔입력단자 SIN와 스캔출력단자SOUT사이에 직렬로 연결되어 있다. 스캔레지스터들(3-A 내지 3-H)중의 2개가 하나의 블록을 형성한다. 즉, 스캔레지스터들은 다수의 블록들로 분할된다. 제1블록에는 클럭 신호 CKa가 공급되고, 제2블록에는 클럭신호CKb가 공급된다. 3-A 내지 3-H의 각각의 스캔 레지스터들은 모드 선택 단자 SEL의 모드 선택 신호에 따라 정상 데이터 입력 NI 또는 스캔 데이타 입력 SI를 선택하는 선택기(31)을 가진다.
선택기(31)에 의하여 선택된 데이터는 CKa, CKb, ... 등의 클럭 신호에 의하여 클럭된 D형 플립플롭(32)의 데이터 입력 D에 공급된다.
클럭 신호 CKa및 CKc는 공통 클럭 신호 CK1을 수신하는 지연 회로들 (구동기) (33내지 35)에 의하여 발생된다. 유사하게, 클럭 신호 CKb 및 CKd는 공통 클력 신호 신호 CK2를 수신하는 지연 회로들(구동기)(36 내지 42)에 의하여 발생된다. 즉, 클럭 신호들(CKa, 차b, 차c, 차d, ...) 간에는 스큐가 존재한다. 따라서, 후단의 블록들에 긴 지연 시간이 부여된다.
이하에서는 제7A도 내지 제7G도를 참조하여, 제6도의 스캔 경로의 스캔 모드 동작을 설명한다. 이때, 단자 SEL의 선택 신호는 1이다. 또한, SOA, SOB, SOC및 SOD는 각각 스캔 레지스터들(3-A, 3-B, 3-C 및 3-D)의 출력에서의 스캔 데이터를 나타낸다.
제7A도 및 제7B도에 도시된 바와 같이, 클럭 신호 CK1은 클럭 신호 CK2와 반대이다.
제7C도는 스캔 입력 단자 SI에서의 스캔 데이터를 도시한다.
클럭 신호 CK1에 응답하여, 제7D도 및 제7E도에 도시된 바와 같이. 스캔 레지스터(3-A)의 동작 시간으로 인하여 스캔 레지스터들(3-A 및 3-B)의 출력 SOA와 SOB간에는 스큐 T1이 존재한다. 또한, 클럭 신호 CK2에 응답하여, 제7F도 및 제7G도에 도시된 바와 같이, 스캔 레지스터(3-C)의 동작 시간으로 인하여 스캔 레지스터들(3-C 및 3-D)의 출력 SOC와 SOD간에는 스큐 T1이 존재한다. 나아가서, 스캔 레지스터들(3-A 및 3-B)의 출럭 SOA및 SOB와 스캔 레지스터들(3-C 및 3-D)의 출럭 SOc 및 SOD내 간에는 스큐 T2가 존재한다.
그러나, 제6도의 스캔 경로에서 위상이 서로 반대인 2 가지의 클럭 신호가 요구되므로 제어가 복잡해지는 문제가 있다. 또한 레이아웃의 설계에 있어서 스캔클럭 신호의 위치에 따른 스캔 클럭 신호의 지연 시간을 고려하여야 하기 때문에 설계시간이 길어진다.
본 발명의 제1 실시예를 도시하는 제8도에서, 스캔 레지스터들(5-A, 5-B, 5-C ...)은 스캔 입력 단자 SIN과 스캔 출력 단자 SOUT사이에 직렬로 연결되어 있다.
각각의 스캔 레지스터들(5-A, 5-B, 5-C, ...)은 모드 선택 신호 SEL에 따라 정상 데이터 입력 NI 또는 스캔 데이터 입력 SI를 선택하는 선택기(51)을 포함한다. 또한 각각의 스캔 레지스터들(5-A, 5-B, 5-C, ...)은 모드 선택 신호 SEL 에 따라 정상 클럭 신호 CK 또는 SCKB와 같은 스캔 클럭 신호를 선택하는 선택기(52)를 포함한다.
스캔 클럭 신호들(SCKA, SCKB, SCKC, ...)은 직렬로 연결되고 공통 스캔 클럭 신호 SCK를 수신하는 지연 회로들(54-1, 54-2, 54-3, ...)에 의하여 발생된다. 이 경우에, 각각의 지연 회로들(54-1, 54-2, 54-3, ...)의 지연시간 (tc)은 각각의 스캔레지스터들(5-A, 5-B, 5-C, ...)의 동작시간 td보다 더 짧다. 제8도에서, SCKA= SCK이다. 이하에서는, 제9A도 내지 제9F도를 참조하여 제8도의 스캔 경로의 스캔 동작을 설명한다. 이때, 단자 SEL에서의 모드 선택 신호는 1이다. 또한, SIA, SIB및 SIC는 스캔레지스터들(5-A, 5-B 및 5-C)의 스캔데이터 입력 SI에서의 스캔데이터를 나타낸다. 제9A, 9B 및 9C도에 도시된 바와 같이, 스캔 클럭신호들(SCKA, SCKB및 SCKC, ...)은 지연시간 tc를 두고 순차적으로 발생된다.
시간 t1에서 스캔클럭 신호 SCKA가 상승할 때, 스캔 레지스터(5-A)의 입력SI의 스캔 데이터가 제9D도에 도시된 바와 같이 동작시간 td동안 d1으로부터 d0로 변화한다. 시간t2에서 스캔클럭 신호 SCKB가 상승할 때, 스캔 레지스터(5-B)의 입력 SI의 스캔 데이터는 제9E도에 도시된 바와 같이 동작시간 td동안 d3에서 d2로 변화된다.
제9F도에 도시된 바와 같이, 시간 t3에서 스캔 클럭 신호 SCLC가 상승할 때, 스캔 레지스터(5-C)의 입력 SI에서의 스캔 데이타는 그 동작 시간 td동안 d3에서 d2로 변화된다. tctd이므로, 플립플롭(53)의 대기시간(hold time)을 포함한 스캔 레지스터들(5-A, 5-B, 5-C, ...)의 동작시간은 확실히 보장된다. 그러므로, 데이터 통과 효과(data passing-through effect) 가 방지될수 있다. 본 발명의 제2 실시예를 나타내는 제10도에서, 지연회로들(5-A, 5-B, 5-C, ...)은 제8도의 스캔레지스터들(55-1, 55-2, 55-3, ...)중 인접한 두 개의 레지스터들 사이에서 중첩된다. 각각의 지연회로들(55-1, 55-2, 55-3, ...)은 지연시간 tc'를 갖는다. 그 결과, 스캔 데이터의 변화는 제8도의 스캔경로에 비교하여 tc'만큼 지연된다.
제10도의 스캔 경로의 스캔 동작은 다음에서 제11A도 내지 제11F도를 참고하여 설명된다. 즉, 제11D도에 도시된 바와 같이, 시간 t1에서 스캔클럭신호 신호SCKA가 상승할 때, 스캔레지스터(5-A)의 입력 SI에서의 스캔데이타는 그 동작 시간 td'동안 d1에서 d0로 변화된다. 제11E도에 도시된 바와 같이, 시간 t2에서 스캔클럭 신호 SCKB가 상승할 때, 스캔레지스터(5-B)의 입력 SI에서의 스캔데이타는 그 동작 시간 td'동안 d2에서 d1로 변화된다. 제11F도에 도시된 바와 같이, 시간 t3에서 스캔클럭신호가 SCKc가 상승할 때, 스캔레지스터(5-C)의 입력SI에서의 스캔 데이터는 그 동작시간동안 td'동안 d3에서 d2로 변화된다. 따라서, 스캔레지스터들(5-A, 5-B, 5-C, ...)의 동작시간 td가 실제로 증가한다.
만일 tc td 이면, td' = td + tc'이므로 tc td'이다. 그러나, 이 경우 tc td' 만이 만족되어야 한다. 그러므로, 지연회로들(54-1, 54-2, 54-3)의 설계여유가 실제로 증가하여, 스캔 경로의 설계를 더욱 용이하게 한다. 제8도 및 제10도의 스캔경로는 제12도 및 제13도로 각각 변형될수 있다. 제12도 및 제13도에서, 지연회로들(54-1, 54-2, 54-3, ...)과 동일한 지연회로(54-0)가 각각 제8도 및 제10도의 장치들에 추가된다. 제12도 및 제13도의 스캔 경로의 동작은 각각 제8도 및 제10도의 동작과 동일하다. 이상에서 설명한 바와 같이, 본 발명에 따르면 스캔 경로의 제어는 단순화될 수 있고 설계시간은 단축될 수 있다.

Claims (10)

  1. 논리게이트 결합수단(C1∼C3); 논리게이트 동작모드에서 상기 논리 게이트 결합수단의 입력 및 출력에 동작가능하도록 접속되어있는 플립플롭(53)을 포함하는 복수의 스캔 레지스터들(5-A, 5-B, ...); 스캔-인 단자(SIN); 스캔-아웃 단자(SOUT); 스캔모드에서 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이에 상기 스캔레지스터들을 서로 직렬로 연결하는 스캔경로; 및 상기 스캔모드에서 스캔클럭 신호들(SCKA, SCKB, ...)를 순차적으로 발생시키고 상기 스캔 클럭 신호들을 상기 스캔 레지스터들로 각각 전송하는 수단을 포함하고, 스캔클럭 신호들 중 지연시간(tc)은 각각의 상기 스캔 레지스터들의 동작시간(td)보다 더 짧은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 스캔클럭 신호 발생수단은 복수의 제1지연회로들(54-1, 54-2, ...)을 포함하고, 상기 제1지연 회로들은 서로 직렬로 연결되어 있으며, 상기 지연시간을 갖는 각각의 상기 제1지연 회로들로부터 공통 스캔 클럭신호(SCK)를 수신하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 복수의 제2지연 회로들(55-1, 55-2, ...)을 더 포함하며, 각각의 상기 제2지연 회로들은 상기 스캔 레지스터들 중 인접한 두 레지스터 사이에 연결되는 것을 특징으로 하는 반도체 장치.
  4. 논리게이트 결합수단 (C1∼C3); 논리게이트 동작모드에서 상기 논리 게이트 결합수단의 입력 및 출력에 동작 가능하도록 접속되어 있는 플립플롭(53)을 포함하는 복수의 스캔 레지스터들(5-A, 5-B, …); 스캔-인 단자(SIN); 스캔-아웃 단자(SOUT); 스캔모드에서 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이에 상기 스캔레지스터들을 서로 직렬로 연결하는 스캔경로; 상기 스캔모드에서 스캔클럭 신호들(SCKA, SCKB, ...)를 순차적으로 발생시키고, 상기 스캔 클럭 신호들을 상기 스캔 레지스터들로 각각 전송하기 위하여 서로 직렬로 연결된 복수의 제1지연 회로들(54-0, 54-1, …); 및 각각이 상기 스캔레지스터 중 인접한 두 레지스터 사이에 연결되어 있는 복수의 제2지연 회로들(55-1, 55-2, …)을 포함하고, 각각의 상기 제1지연 회로들의 지연 시간은 각각의 상기 스캔 레지스터들의 동작시간(t4)과 각각의 상기 제2지연 회로의 지연 시간(tc')의 합보다 더 짧은 것을 특징으로 하는 반도체 장치.
  5. 논리게이트 결합수단(C1∼C3), 스캔-인 단자(SIN), 스캔-아웃 단자(SOUT), 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이에서 연결되어 있는 복수의 스캔 레지스터들(5-A, 5-B, …), 모드선택단자(SEL), 정상클릭단자(CK), 그리고 스캔 클럭 입력 단자(SCK)를 포함하는 반도체 장치에 있어서, 각각의 상기 스캔레지스터들은 상기 논리 게이트 결합수단에 연결된 정상데이타 입력(NI)과 스캔데이타 입력(SI) 중 하나를 선택하는 제1선택 수단(51); 상기 정상 클럭 단자에 연결된 정상 클럭 입력(CK)과 스캔 클럭 입력들(SCKA, SCKB…) 중 하나를 선택하는 제2선택 수단(52); 및 상기 제1 선택수단의 출력에 연결된 데이터 입력(D), 상기 제2선택 수단의 출력에 연결 클럭입력(C), 그리고 상기 논리게이트 결합수단에 연결된 출력(Q)을 구비하는 D형 플립플롭(53)을 포함하고, 상기 제1 및 제2선택 수단은 상기 모드 선택 단자에서의 전압에 의하여 제어되고, 스캔경로가 상기 스캔 레지스터들 중 하나의 상기 D형 플립플롭의 출력을 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이의 상기 스캔레지스터들 중 다른 레지스터의 상기 제1선택 수단의 스캔데이터 입력에 연결함으로써 형성되며, 상기 반도체 장치는 상기 스캔 클럭 입력 단자에 연결되고, 상기 스캔 클럭 입력 단자에서의 공통스캔 클럭 신호를 수신하기 위한 일련의 복수의 제1지연 회로들(54-1, 54-2, …)을 더 포함하고, 각각의 상기 제1지연 회로들의 지연시간(tc)은 각각의 상기 스캔 레지스터들의 동작시간(td)보다 더 짧으며, 상기 스캔 레지스터들의 제1단(first stage)의 스캔 클럭 입력은 상기 스캔클럭 입력단자에 연결되고, 상기 제1단을 제외한 상기 스캔 레지스터의 이후 단(post stage)의 스캔 클럭 입력은 상기 제1지연 회로들에 각각 연결되는 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 복수의 제2지연 회로들(55-1, 55-2, …)을 더 포함하고, 각각의 상기 제2지연 회로들은 상기 스캔경로의 상기 스캔 레지스터들 중 2개의 인접한 레지스터 사이에 연결되는 것을 특징으로 하는 반도체 장치.
  7. 논리게이트 결합수단(C1∼C3), 스캔-인 단자(SIN), 스캔-아웃 단자(SOUT), 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이에 직렬로 연결된 복수의 스캔 레지스터들(5-A, 5-B, …), 모드 선택 단자(SEL), 정상클럭단자(CK), 및 스캔 클럭 입력 단자(SCK)를 포함하는 반도체 장치에 있어서, 각각의 상기 스캔레지스터들은 상기 논리 게이트 결합 수단에 연결된 기준데이타 입력(NI)과 스캔데이타 입력(SI) 중 하나를 선택하는 제1선택 수단(51); 상기 정상 클럭단자에 연결된 정상 클럭 입력(CK)과 스캔 클럭 입력들(SCKA, SCKB, ...)중 하나를 선택하기 위한 제2선택수단(52); 및 상기 제1 선택수단의 출력에 연결된 데이터 입력(D), 상기 제2선택 수단의 출력에 연결된 클럭입력(C),및 상기 논리게이트 결합수단에 연결된 출력(Q)을 구비한 D형 플립플롭(53)을 포함하고, 상기 제1 및 제2선택 수단은 상기 모드 선택 단자에서의 전압에 의하여 제어되며, 스캔경로가 상기 스캔 레지스터들 중에서 한 레지스터의 상기 D형 플립플롭의 출력을 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이의 상기 스캔 레지스터들 중에서 다른 레지스터의 상기 제1선택 수단의 스캔 데이터 입력에 연결함으로써 형성되고, 상기 반도체 장치는 상기 스캔 클럭 입력 단자에 연결되어, 상기 스캔 클럭 입력 단자에서 공통 스캔 클럭 신호를 수신하기 위한 일련의 복수의 제1지연 회로들(54-1, 54-2, …); 및 상기 스캔경로에서 상기 스캔레지스터 중의 인접한 두 개의 스캔 레지스터 사이에 각각 연결된 복수의 제2지연 회로들(55-1, 55-2, ...)를 더 포함하고, 상기 제1지연 회로에서, 제1단(first stage)의 상기 스캔레지스터들의 스캔 클럭 입력이 상기 스캔 클럭 입력 단자에 연결되어 있고, 상기 제1단 스캔 레지스터를 제외한 이후 단(post stage)의 스캔 레지스터의 스캔 클럭 입력이 상기 제1지연 회로에 각각 연결되며, 각각의 상기 제1지연 회로들의 지연시간(tc)은 각각의 상기 스캔 레지스터들의 동작시간(td)과 각각의 상기 제2지연 회로들의 지연시간(tc')의 합보다 더 작은 것을 특징으로 하는 반도체 장치.
  8. 논리게이트 결합수단(C1∼C3), 스캔-인 단자(SIN), 스캔-아웃 단자(SOUT), 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이에 직렬로 연결된 복수의 스캔 레지스터들(5-A, 5-B, …), 모드 선택 단자(SEL), 정상 클럭 단자(CK), 및 스캔 클럭 입력 단자(SCK)를 포함하는 반도체 장치에 있어서, 각각의 상기 스캔 레지스터들은 상기 논리 게이트 결합 수단에 연결된 정상 데이타 입력(NI)과 스캔 데이타 입력(SI) 중 하나를 선택하기 위한 제1선택 수단(51); 상기 정상 클럭 단자에 연결된 정상 클럭 입력(CK)과 스캔 클럭 입력(SCKA, SCKB, ...)중 하나를 선택하기 위한 제2선택수단(52); 및 상기 제1 선택 수단의 출력에 연결된 데이터 입력(D), 상기 제2선택 수단의 출력에 연결된 클럭입력(C),및 상기 논리게이트 결합 수단에 연결된 출력(Q)을 구비한 D형 플립플롭(53)을 포함하고, 상기 제1 및 제2선택 수단은 상기 모드 선택 단자에서의 전압에 의하여 제어되며, 스캔 경로가 상기 스캔 레지스터들 중에서 한 레지스터의 상기 D형 플립플롭의 출력을 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이의 상기 스캔 레지스터들 중에서 다른 레지스터의 상기 제1선택 수단의 스캔 데이터 입력에 연결함으로써 형성되고, 상기 반도체 장치는 상기 스캔 클럭 입력 단자에 연결되어, 상기 스캔 클럭 입력 단자에서 공통 스캔 클럭 신호를 수신하기 위한 일련의 복수의 제1지연 회로들(54-1, 54-2, …)를 더 포함하고, 각각의 상기 제1지연 회로들의 지연시간(tc)은 각각의 상기 스캔 레지스터들의 동작시간(td)보다 작고, 상기 스캔 레지스터들의 스캔 클럭 입력이 상기제1지연회로에 각각 연결되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서, 상기 스캔 경로에서 상기 스캔 레지스터들 중의 인접한 두 개의 스캔 레지스터 사이에 각각 연결된 복수의 제2지연 회로들(55-1, 55-2, ...)을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 논리 게이트 결합수단(C1∼C3), 스캔-인 단자(SIN), 스캔-아웃 단자(SOUT), 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이에 직렬로 연결된 복수의 스캔 레지스터들(5-A, 5-B, …), 모드 선택 단자(SEL), 정상 클럭 단자(CK), 및 스캔 클럭 입력 단자(SCK)를 포함하는 반도체 장치에 있어서, 각각의 상기 스캔 레지스터들은 상기 논리 게이트 결합 수단에 연결된 기준 데이타 입력(NI)과 스캔 데이타 입력(SI) 중 하나를 선택하기 위한 제1선택 수단(51); 상기 정상 클럭 단자에 연결된 정상 클럭 입력(CK)과 스캔 클럭 입력(SCKA, SCKB, ...)중 하나를 선택하기 위한 제2선택수단(52); 및 상기 제1 선택 수단의 출력에 연결된 데이터 입력(D), 상기 제2선택 수단의 출력에 연결된 클럭입력(C),및 상기 논리게이트 결합 수단에 연결된 출력(Q)을 구비한 D형 플립플롭(53)을 포함하고, 상기 제1 및 제2선택 수단은 상기 모드 선택 단자에 인가된 전압에 의하여 제어되며, 스캔 경로가 상기 스캔 레지스터들 중에서 한 레지스터의 상기 D형 플립플롭의 출력을 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이의 상기 스캔 레지스터들 중에서 다른 레지스터의 상기 제1선택 수단의 스캔 데이터 입력에 연결함으로써 형성되고, 상기 반도체 장치는 상기 스캔 클럭 입력 단자에 연결되어, 상기 스캔 클럭 입력 단자에서 공통 스캔 클럭 신호를 수신하기 위한 일련의 복수의 제1지연 회로들(54-1, 54-2, …); 및 상기 스캔 경로에서 상기 스캔 레지스터 중의 인접한 두 개의 스캔 레지스터 사이에 각각 연결된 복수의 제2지연 회로들(55-1, 55-2, ...)을 더 포함하고, 상기 스캔 레지스터의 스캔클럭 입력은 상기 제1지연 회로에 각각 연결되며, 각각의 상기 제1지연 회로의 지연시간(tc)이 각각의 상기 스캔 레지스터의 동작시간(td)과 각각의 상기 제2지연 회로의 지연시간(tc')의 합보다 작은 것을 특징으로 하는 반도체 장치.
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